論文の概要: Wafer-Scale Characterization of Al/AlxOy/Al Josephson Junctions at Room Temperature
- arxiv url: http://arxiv.org/abs/2504.16686v1
- Date: Wed, 23 Apr 2025 13:15:01 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-05-02 16:22:50.20633
- Title: Wafer-Scale Characterization of Al/AlxOy/Al Josephson Junctions at Room Temperature
- Title（参考訳）: Al/AlxOy/Alジョセフソン接合の室温におけるウェハスケール特性
- Authors: Simon J. K. Lang, Ignaz Eisele, Johannes Weber, Alexandra Schewski, Wilfried Lerch, Rui N. Pereira, Christoph Kutter,
- Abstract要約: ジョセフソン接合(JJs)は、低温で動作する多くのデバイスの主要な要素である。
プロセス最適化とJJ製造制御のための時間効率なウェハスケールJJキャラクタリゼーションの開発が不可欠である。
酸化膜厚, トンネル係数, 界面欠陥密度など, ウェハスケール上のJJの有用なパラメータを独立に得られることを示す。
- 参考スコア（独自算出の注目度）: 36.136619420474766
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Josephson junctions (JJs) are the key element of many devices operating at cryogenic temperatures. Development of time-efficient wafer-scale JJ characterization for process optimization and control of JJ fabrication is essential. Such statistical characterization has to rely on room temperature techniques since cryogenic measurements typically used for JJs are too time consuming and unsuitable for wafer-scale characterization. In this work, we show that from room temperature capacitance and current-voltage measurements, with proper data analysis, we can independently obtain useful parameters of the JJs on wafer-scale, like oxide thickness, tunnel coefficient, and interfacial defect densities. Moreover, based on detailed analysis of current vs voltage characteristics, different charge transport mechanisms across the junctions can be distinguished. We exemplary demonstrate the worth of these methods by studying junctions fabricated on 200 mm wafers with an industrially scale-able concept based on subtractive processing using only CMOS compatible tools. From these studies, we find that our subtractive fabrication approach yields junctions with quite homogeneous average oxide thickness across the full wafers, with a spread of less then 3$\,$%. The analysis also revealed a variation of the tunnel coefficient with oxide thickness, pointing to a stoichiometry gradient across the junctions' oxide width. Moreover, we estimated relatively low interfacial defect densities in the range of 70 - 5000$\,$defects/cm$^2$ for our junctions and established that the density increased with decreasing oxide thickness, indicating that the wet etching process applied in the JJs fabrication for oxide thickness control leads to formation of interfacial trap state
- Abstract（参考訳）: ジョセフソン接合(JJs)は、低温で動作する多くのデバイスの主要な要素である。
プロセス最適化とJJ製造制御のための時間効率なウェハスケールJJキャラクタリゼーションの開発が不可欠である。
このような統計的特徴付けは、JJの低温測定には時間がかかりすぎて、ウエハスケールのキャラクタリゼーションには適さないため、室温技術に依存する必要がある。
本研究では, 室温キャパシタンスおよび電流電圧測定から, 適切なデータ解析により, 酸化膜厚, トンネル係数, 界面欠陥密度など, ウェハスケール上のJJの有用なパラメータを独立に得られることを示す。
さらに、電流対電圧特性の詳細な解析に基づいて、ジャンクション間の異なる電荷輸送機構を区別することができる。
CMOS互換ツールのみを用いた減算処理に基づく産業規模でスケール可能な概念を用いて200mmウェハ上に作製した接合を研究することで,これらの手法の価値を実証する。
これらの結果から, 抽出法により, 平均酸化膜厚がほぼ均一な接合部が全ウエハにわたって形成され, 拡散が3$\,$%以下となることがわかった。
解析の結果, トンネル係数と酸化膜厚の変動が明らかになり, 接合部の酸化膜幅を横切る速度勾配が示唆された。
また, 界面欠陥密度が70～5000$\,$defects/cm$^2$の範囲で比較的低いと推定し, 酸化膜厚の減少に伴って密度が増加し, 酸化膜厚制御用JJs製造における湿式エッチングプロセスが界面トラップ状態の形成につながることを示した。
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