論文の概要: Dataflow-Aware PIM-Enabled Manycore Architecture for Deep Learning Workloads

• arxiv url: http://arxiv.org/abs/2403.19073v1
• Date: Thu, 28 Mar 2024 00:29:15 GMT
• ステータス: 処理完了
• システム内更新日: 2024-03-29 17:42:20.347365
• Title: Dataflow-Aware PIM-Enabled Manycore Architecture for Deep Learning Workloads
• Title（参考訳）: ディープラーニングワークロードのためのデータフロー対応PIM対応マルチコアアーキテクチャ
• Authors: Harsh Sharma, Gaurav Narang, Janardhan Rao Doppa, Umit Ogras, Partha Pratim Pande,
• Abstract要約: PIM(Processing-in-Memory)は、ディープラーニング(DL)ワークロードのエネルギー効率と高性能アクセラレーションの実現手段として登場した。 抵抗型ランダムアクセスメモリ(ReRAM)は、PIMを実装する上で最も有望な技術の一つである。 既存のPIMベースのアーキテクチャは、主に通信の役割を無視しながら計算に焦点を当てている。
• 参考スコア（独自算出の注目度）: 16.67441258454545
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Processing-in-memory (PIM) has emerged as an enabler for the energy-efficient and high-performance acceleration of deep learning (DL) workloads. Resistive random-access memory (ReRAM) is one of the most promising technologies to implement PIM. However, as the complexity of Deep convolutional neural networks (DNNs) grows, we need to design a manycore architecture with multiple ReRAM-based processing elements (PEs) on a single chip. Existing PIM-based architectures mostly focus on computation while ignoring the role of communication. ReRAM-based tiled manycore architectures often involve many Processing Elements (PEs), which need to be interconnected via an efficient on-chip communication infrastructure. Simply allocating more resources (ReRAMs) to speed up only computation is ineffective if the communication infrastructure cannot keep up with it. In this paper, we highlight the design principles of a dataflow-aware PIM-enabled manycore platform tailor-made for various types of DL workloads. We consider the design challenges with both 2.5D interposer- and 3D integration-enabled architectures.
• Abstract（参考訳）: PIM(Processing-in-Memory)は、ディープラーニング(DL)ワークロードのエネルギー効率と高性能アクセラレーションの実現手段として登場した。 抵抗型ランダムアクセスメモリ(ReRAM)は、PIMを実装する上で最も有望な技術の一つである。 しかし、ディープ畳み込みニューラルネットワーク(DNN)の複雑さが増大するにつれて、単一のチップ上に複数のReRAMベースの処理要素(PE)を持つマルチコアアーキテクチャを設計する必要がある。 既存のPIMベースのアーキテクチャは、主に通信の役割を無視しながら計算に焦点を当てている。 ReRAMベースのマルチコアアーキテクチャは、多くの処理要素(PE)を伴い、効率的なオンチップ通信インフラを介して相互接続する必要がある。 単により多くのリソース(ReRAM)を割り当てて計算をスピードアップするだけでは、通信インフラがそれに追いついていなければ効果がない。 本稿では,各種DLワークロードに適したデータフロー対応PIM対応マルチコアプラットフォームの設計原理について述べる。 2.5Dインターポーザと3D統合可能なアーキテクチャの設計課題について考察する。

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