論文の概要: Large Language Model (LLM) for Standard Cell Layout Design Optimization

• arxiv url: http://arxiv.org/abs/2406.06549v1
• Date: Fri, 24 May 2024 04:59:58 GMT
• ステータス: 処理完了
• システム内更新日: 2024-06-23 13:55:28.396680
• Title: Large Language Model (LLM) for Standard Cell Layout Design Optimization
• Title（参考訳）: 標準セルレイアウト設計最適化のための大言語モデル(LLM)
• Authors: Chia-Tung Ho, Haoxing Ren,
• Abstract要約: 我々はLarge Language Model(LLM)を用いて、セルレイアウトのPPAを最適化し、ReActプロンプトでルタビリティをデバッグするために、高品質なクラスタ制約を漸進的に生成する。 2nmのシーケンシャルスタンダードセルのベンチマークにおいて,提案手法が最大19.4%の小さいセル領域を実現することを示す。 要約すると,提案手法はセル面積を平均4.65%削減するだけでなく,セルレイアウト設計における不安定性を修正することができる。
• 参考スコア（独自算出の注目度）: 2.012607314686814
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Standard cells are essential components of modern digital circuit designs. With process technologies advancing toward 2nm, more routability issues have arisen due to the decreasing number of routing tracks, increasing number and complexity of design rules, and strict patterning rules. The state-of-the-art standard cell design automation framework is able to automatically design standard cell layouts in advanced nodes, but it is still struggling to generate highly competitive Performance-Power-Area (PPA) and routable cell layouts for complex sequential cell designs. Consequently, a novel and efficient methodology incorporating the expertise of experienced human designers to incrementally optimize the PPA of cell layouts is highly necessary and essential. High-quality device clustering, with consideration of netlist topology, diffusion sharing/break and routability in the layouts, can reduce complexity and assist in finding highly competitive PPA, and routable layouts faster. In this paper, we leverage the natural language and reasoning ability of Large Language Model (LLM) to generate high-quality cluster constraints incrementally to optimize the cell layout PPA and debug the routability with ReAct prompting. On a benchmark of sequential standard cells in 2nm, we demonstrate that the proposed method not only achieves up to 19.4% smaller cell area, but also generates 23.5% more LVS/DRC clean cell layouts than previous work. In summary, the proposed method not only successfully reduces cell area by 4.65% on average, but also is able to fix routability in the cell layout designs.
• Abstract（参考訳）: 標準セルは現代のデジタル回路設計において不可欠な要素である。 プロセス技術が2nmに進むにつれ、ルーティングトラックの減少、設計規則の数と複雑さの増加、厳密なパターン規則の厳格化などにより、より不安定な問題が発生している。 最先端の標準セル設計自動化フレームワークは、先進ノードにおける標準セルレイアウトを自動設計することができるが、複雑なシーケンシャルセル設計のために高い競争力を持つPPA(Performance-Power-Area)とルタブルセルレイアウトを生成するのに苦戦している。 したがって、経験豊富な人間デザイナーの専門知識を取り入れて、細胞レイアウトのPPAを漸進的に最適化する、新規で効率的な手法が不可欠である。 高品質なデバイスクラスタリングは、ネットリストトポロジ、拡散共有/ブレーク、レイアウトのルータビリティを考慮して、複雑さを減らし、高い競争力を持つPPAを見つけるのに役立つ。 本稿では,Large Language Model (LLM) の自然言語と推論能力を活用し,高品質なクラスタ制約を漸進的に生成し,セルレイアウトのPPAを最適化し,ReActプロンプトによるルタビリティのデバッグを行う。 2nmのシーケンシャルスタンダードセルのベンチマークにおいて、提案手法は、最大19.4%の細胞面積を達成できるだけでなく、従来よりも23.5%のLVS/DRCクリーンセルレイアウトを生成することを示した。 要約すると,提案手法はセル面積を平均4.65%削減するだけでなく,セルレイアウト設計における不安定性を修正することができる。

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