論文の概要: FPGA-based Distributed Union-Find Decoder for Surface Codes

• arxiv url: http://arxiv.org/abs/2406.08491v2
• Date: Wed, 02 Oct 2024 01:27:54 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-10-03 15:16:39.459952
• Title: FPGA-based Distributed Union-Find Decoder for Surface Codes
• Title（参考訳）: FPGAによる表面符号の分散Union-Findデコーダ
• Authors: Namitha Liyanage, Yue Wu, Siona Tagare, Lin Zhong,
• Abstract要約: フォールトトレラントな量子コンピュータは、エラー訂正による指数的な減速を防ぐために、エラーの復号と修正を高速に行う必要がある。 並列計算資源を利用したUnion-Findデコーダの分散バージョンを報告する。
• 参考スコア（独自算出の注目度）: 3.780617572622938
• License:
• Abstract: A fault-tolerant quantum computer must decode and correct errors faster than they appear to prevent exponential slowdown due to error correction. The Union-Find (UF) decoder is promising with an average time complexity slightly higher than $O(d^3)$. We report a distributed version of the UF decoder that exploits parallel computing resources for further speedup. Using an FPGA-based implementation, we empirically show that this distributed UF decoder has a sublinear average time complexity with regard to $d$, given $O(d^3)$ parallel computing resources. The decoding time per measurement round decreases as $d$ increases, the first time for a quantum error decoder. The implementation employs a scalable architecture called Helios that organizes parallel computing resources into a hybrid tree-grid structure. Using a Xilinx VCU129 FPGA, we successfully implement $d$ up to 21 with an average decoding time of 11.5 ns per measurement round under 0.1\% phenomenological noise, and 23.7 ns for $d=17$ under equivalent circuit-level noise. This performance is significantly faster than any existing decoder implementation. Furthermore, we show that Helios can optimize for resource efficiency by decoding $d=51$ on a Xilinx VCU129 FPGA with an average latency of 544ns per measurement round.
• Abstract（参考訳）: フォールトトレラントな量子コンピュータは、エラー訂正による指数的な減速を防ぐために、エラーの復号と修正を高速に行う必要がある。 Union-Find (UF) デコーダは平均時間複雑性が$O(d^3)$よりわずかに高いことを約束している。 並列計算資源を利用してさらなる高速化を行うUFデコーダの分散バージョンについて報告する。 FPGAベースの実装を用いて,この分散UFデコーダが$d$,$O(d^3)$並列コンピューティングリソースに対して,サブ線形平均時間複雑性を有することを実証的に示す。 測定ラウンドあたりの復号時間は、量子エラー復号器の初回である$d$が増加するにつれて減少する。 この実装では、並列コンピューティングリソースをハイブリッドツリーグリッド構造に整理する、Heliosと呼ばれるスケーラブルなアーキテクチャを採用している。 Xilinx VCU129 FPGAを用いて、平均復号時間11.5 ns を0.1 % の現象雑音で、23.7 ns for $d=17$ を等価回路レベルの雑音で実装した。 この性能は既存のデコーダ実装よりもはるかに高速である。 さらに,Helios は Xilinx VCU129 FPGA 上で$d=51$ をデコードすることで資源効率を最適化できることを示す。

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