論文の概要: NeuroSteiner: A Graph Transformer for Wirelength Estimation

• arxiv url: http://arxiv.org/abs/2407.03792v1
• Date: Thu, 4 Jul 2024 09:55:22 GMT
• ステータス: 処理完了
• システム内更新日: 2024-07-08 18:32:28.375449
• Title: NeuroSteiner: A Graph Transformer for Wirelength Estimation
• Title（参考訳）: NeuroSteiner: 線長推定のためのグラフ変換器
• Authors: Sahil Manchanda, Dana Kianfar, Markus Peschl, Romain Lepert, Michaël Defferrard,
• Abstract要約: WL推定のコスト-精度フロンティアをナビゲートするために、最適なRSMTソルバであるGeoSteinerを蒸留するニューラルネットワークであるNeuroSteinerを提案する。 NeuroSteinerはGeoSteinerによってラベル付けされた合成ネットでトレーニングされており、実際のチップ設計でトレーニングする必要がなくなる。 ISPD 2005と2019では、NeuroSteinerはGeoSteinerよりも60%速く、0.2%と30%のエラーを得られる。
• 参考スコア（独自算出の注目度）: 4.043138617363288
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: A core objective of physical design is to minimize wirelength (WL) when placing chip components on a canvas. Computing the minimal WL of a placement requires finding rectilinear Steiner minimum trees (RSMTs), an NP-hard problem. We propose NeuroSteiner, a neural model that distills GeoSteiner, an optimal RSMT solver, to navigate the cost--accuracy frontier of WL estimation. NeuroSteiner is trained on synthesized nets labeled by GeoSteiner, alleviating the need to train on real chip designs. Moreover, NeuroSteiner's differentiability allows to place by minimizing WL through gradient descent. On ISPD 2005 and 2019, NeuroSteiner can obtain 0.3% WL error while being 60% faster than GeoSteiner, or 0.2% and 30%.
• Abstract（参考訳）: 物理的設計のコアとなる目的は、チップ部品をキャンバスに配置する際のワイヤ長(WL)を最小化することである。 配置の最小WLを計算するには、NPハード問題である線形スタイナー最小木(RSMT)を見つける必要がある。 WL推定のコスト-精度フロンティアをナビゲートするために,最適なRSMTソルバであるGeoSteinerを蒸留するニューラルネットワークであるNeuroSteinerを提案する。 NeuroSteinerはGeoSteinerによってラベル付けされた合成ネットでトレーニングされており、実際のチップ設計でトレーニングする必要がなくなる。 さらに、NeuroSteinerの微分性は、勾配降下によるWLの最小化によって実現される。 ISPD 2005と2019では、NeuroSteinerはGeoSteinerよりも60%速く、0.2%と30%のエラーを得られる。

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