Fugu-MT 論文翻訳(概要): Low-latency machine learning FPGA accelerator for multi-qubit state discrimination

論文の概要: Low-latency machine learning FPGA accelerator for multi-qubit state discrimination

arxiv url: http://arxiv.org/abs/2407.03852v1
Date: Thu, 4 Jul 2024 11:34:43 GMT
ステータス: 処理完了
システム内更新日: 2024-07-08 18:22:43.804348
Title: Low-latency machine learning FPGA accelerator for multi-qubit state discrimination
Title（参考訳）: マルチキュービット状態識別のための低レイテンシ機械学習FPGAアクセラレータ
Authors: Pradeep Kumar Gautam, Shantharam Kalipatnapu, Shankaranarayanan H, Ujjawal Singhal, Benjamin Lienhard, Vibhor Singh, Chetan Singh Thakur,
Abstract要約: 本研究では、ニューラルネットワーク(NN)をフィールドプログラマブルゲートアレイ(FPGA)に展開するための統合アプローチを利用する。周波数多重読み出しのための完全連結ニューラルネットワークアクセラレータの設計と実装は実用的であることを示す。ハードウェアアクセラレータは、RFSoC ZCU111FPGA上で、5つの超伝導量子ビットを50 ns未満で周波数多重読み出しを行う。
参考スコア（独自算出の注目度）: 1.6773398825542363
License: http://creativecommons.org/licenses/by/4.0/
Abstract: Measuring a qubit is a fundamental yet error prone operation in quantum computing. These errors can stem from various sources such as crosstalk, spontaneous state-transitions, and excitation caused by the readout pulse. In this work, we utilize an integrated approach to deploy neural networks (NN) on to field programmable gate arrays (FPGA). We demonstrate that it is practical to design and implement a fully connected neural network accelerator for frequency-multiplexed readout balancing computational complexity with low latency requirements without significant loss in accuracy. The neural network is implemented by quantization of weights, activation functions, and inputs. The hardware accelerator performs frequency-multiplexed readout of 5 superconducting qubits in less than 50 ns on RFSoC ZCU111 FPGA which is first of its kind in the literature. These modules can be implemented and integrated in existing Quantum control and readout platforms using a RFSoC ZCU111 ready for experimental deployment.
Abstract（参考訳）: 量子ビットの測定は、量子コンピューティングにおいて基本的ながエラーを起こしやすい操作である。これらの誤りは、クロストーク、自然状態遷移、読み出しパルスによって引き起こされる励起など、様々なソースから生じる可能性がある。本研究では、ニューラルネットワーク(NN)をフィールドプログラマブルゲートアレイ(FPGA)に展開するための統合的なアプローチを利用する。周波数多重リードアウトの計算複雑性と低レイテンシ要求とのバランスをとるために、精度を著しく損なうことなく、完全に接続されたニューラルネットワークアクセラレータを設計、実装することが実用的であることを実証する。ニューラルネットワークは、重み、アクティベーション関数、入力の量子化によって実装される。このハードウェアアクセラレータは、RFSoC ZCU111FPGA上で、5つの超伝導量子ビットを50 ns未満で周波数多重読み出しを行う。これらのモジュールは、RFSoC ZCU111を使って既存のQuantumコントロールと読み取りプラットフォームに実装および統合できる。

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