Fugu-MT 論文翻訳(概要): Low-latency machine learning FPGA accelerator for multi-qubit-state discrimination

論文の概要: Low-latency machine learning FPGA accelerator for multi-qubit-state discrimination

arxiv url: http://arxiv.org/abs/2407.03852v2
Date: Wed, 14 Aug 2024 18:00:57 GMT
ステータス: 処理完了
システム内更新日: 2024-08-16 18:07:06.433277
Title: Low-latency machine learning FPGA accelerator for multi-qubit-state discrimination
Title（参考訳）: マルチキュービット状態判別のための低レイテンシ機械学習FPGAアクセラレータ
Authors: Pradeep Kumar Gautam, Shantharam Kalipatnapu, Shankaranarayanan H, Ujjawal Singhal, Benjamin Lienhard, Vibhor Singh, Chetan Singh Thakur,
Abstract要約: 量子ビット状態を測定することは、量子コンピューティングにおいて基本的ながエラーを起こしやすい操作である。ここでは、ニューラルネットワークをフィールドプログラマブルゲートアレイ(FPGA)上に展開するための統合的なアプローチを用いる。マルチキュービット読み出しに完全接続型ニューラルネットワークアクセラレータを実装するのが有利であることを示す。
参考スコア（独自算出の注目度）: 1.6773398825542363
License: http://creativecommons.org/licenses/by/4.0/
Abstract: Measuring a qubit state is a fundamental yet error-prone operation in quantum computing. These errors can arise from various sources, such as crosstalk, spontaneous state transitions, and excitations caused by the readout pulse. Here, we utilize an integrated approach to deploy neural networks onto field-programmable gate arrays (FPGA). We demonstrate that implementing a fully connected neural network accelerator for multi-qubit readout is advantageous, balancing computational complexity with low latency requirements without significant loss in accuracy. The neural network is implemented by quantizing weights, activation functions, and inputs. The hardware accelerator performs frequency-multiplexed readout of five superconducting qubits in less than 50 ns on a radio frequency system on chip (RFSoC) ZCU111 FPGA, marking the advent of RFSoC-based low-latency multi-qubit readout using neural networks. These modules can be implemented and integrated into existing quantum control and readout platforms, making the RFSoC ZCU111 ready for experimental deployment.
Abstract（参考訳）: 量子ビット状態を測定することは、量子コンピューティングにおいて基本的ながエラーを起こしやすい操作である。これらの誤りは、クロストーク、自然状態遷移、読み出しパルスによって引き起こされる励起など、様々なソースから生じる可能性がある。ここでは、ニューラルネットワークをフィールドプログラマブルゲートアレイ(FPGA)上に展開するための統合的なアプローチを用いる。マルチキュービット読み出しのための完全に接続されたニューラルネットワークアクセラレータの実装は、計算複雑性と低レイテンシ要求とのバランスを、精度を著しく損なうことなく、有利であることを示す。ニューラルネットワークは、ウェイト、アクティベーション機能、入力の定量化によって実装される。ハードウェアアクセラレータは、チップ(RFSoC)ZCU111FPGA上の無線周波数システムにおいて、50 ns未満の5つの超伝導量子ビットの周波数多重読み出しを行い、ニューラルネットワークを用いたRFSoCベースの低遅延マルチキュービット読み出しの出現を示す。これらのモジュールは既存の量子制御および読み出しプラットフォームに実装および統合することができ、RFSoC ZCU111は実験的な展開の準備ができている。

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