論文の概要: An Efficient Algorithm for Modulus Operation and Its Hardware Implementation in Prime Number Calculation

• arxiv url: http://arxiv.org/abs/2407.12541v2
• Date: Thu, 09 Jan 2025 06:20:42 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-01-10 13:56:06.189807
• Title: An Efficient Algorithm for Modulus Operation and Its Hardware Implementation in Prime Number Calculation
• Title（参考訳）: 乗算演算の効率的なアルゴリズムとその素数計算におけるハードウェア実装
• Authors: W. A. Susantha Wijesinghe,
• Abstract要約: 提案アルゴリズムは加算演算,減算演算,論理演算,ビットシフト演算のみを用いる。 暗号化アプリケーションにおけるスケーラビリティの課題に対処する。 このアルゴリズムを50,000までの素数計算に適用すると、実用性と性能上の利点が示される。
• 参考スコア（独自算出の注目度）: 0.0
• License:
• Abstract: This paper presents a novel algorithm for the modulus operation for FPGA implementation. The proposed algorithm use only addition, subtraction, logical, and bit shift operations, avoiding the complexities and hardware costs associated with multiplication and division. It demonstrates consistent performance across operand sizes ranging from 32-bit to 2048-bit, addressing scalability challenges in cryptographic applications. Implemented in Verilog HDL and tested on a Xilinx Zynq-7000 family FPGA, the algorithm shows a predictable linear scaling of cycle count with bit length difference (BLD), described by the equation $y=2x+2$, where $y$ represents the cycle count and $x$ represents the BLD. The application of this algorithm in prime number calculation up to 500,000 shows its practical utility and performance advantages. Comprehensive evaluations reveal efficient resource utilization, robust timing performance, and effective power management, making it suitable for high-performance and resource-constrained platforms. The results indicate that the proposed algorithm significantly improves the efficiency of modular arithmetic operations, with potential implications for cryptographic protocols and secure computing.
• Abstract（参考訳）: 本稿ではFPGA実装のためのモジュラー演算のための新しいアルゴリズムを提案する。 提案アルゴリズムは加算・減算・論理・ビットシフト演算のみを用い,乗算・除算に伴う複雑さとハードウェアコストを回避する。 32ビットから2048ビットまでのオペランドサイズで一貫したパフォーマンスを示し、暗号アプリケーションにおけるスケーラビリティの課題に対処する。 Verilog HDLで実装され、Xilinx Zynq-7000ファミリーFPGA上でテストされ、このアルゴリズムはビット長差(BLD)を伴うサイクルカウントの予測可能な線形スケーリングを示す。 このアルゴリズムを50,000までの素数計算に適用すると、実用性と性能上の利点が示される。 総合的な評価では、効率的な資源利用、堅牢なタイミング性能、効率的な電力管理が示され、高性能で資源に制約のあるプラットフォームに適している。 その結果、提案アルゴリズムは、暗号プロトコルやセキュアコンピューティングに潜在的な影響を伴って、モジュラー演算の効率を大幅に向上することが示された。

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