論文の概要: Security Risks Due to Data Persistence in Cloud FPGA Platforms

• arxiv url: http://arxiv.org/abs/2408.10374v1
• Date: Mon, 19 Aug 2024 19:41:59 GMT
• ステータス: 処理完了
• システム内更新日: 2024-08-21 17:53:16.038497
• Title: Security Risks Due to Data Persistence in Cloud FPGA Platforms
• Title（参考訳）: クラウドFPGAプラットフォームにおけるデータ永続化によるセキュリティリスク
• Authors: Zhehang Zhang, Bharadwaj Madabhushi, Sandip Kundu, Russell Tessier,
• Abstract要約: DDR4 DRAMは、割り当てられたノードからのユーザログアウト後に自動的にクリアされないことを示す。 この問題はFPGAマルチテナンシをサポートするシステムに特に関係している。
• 参考スコア（独自算出の注目度）: 0.3961279440272763
• License: http://creativecommons.org/publicdomain/zero/1.0/
• Abstract: The integration of Field Programmable Gate Arrays (FPGAs) into cloud computing systems has become commonplace. As the operating systems used to manage these systems evolve, special consideration must be given to DRAM devices accessible by FPGAs. These devices may hold sensitive data that can become inadvertently exposed to adversaries following user logout. Although addressed in some cloud FPGA environments, automatic DRAM clearing after process termination is not automatically included in popular FPGA runtime environments nor in most proposed cloud FPGA hypervisors. In this paper, we examine DRAM data persistence in AMD/Xilinx Alveo U280 nodes that are part of the Open Cloud Testbed (OCT). Our results indicate that DDR4 DRAM is not automatically cleared following user logout from an allocated node and subsequent node users can easily obtain recognizable data from the DRAM following node reallocation over 17 minutes later. This issue is particularly relevant for systems which support FPGA multi-tenancy.
• Abstract（参考訳）: FPGA(Field Programmable Gate Array)のクラウドコンピューティングシステムへの統合が一般的になっている。 これらのシステムを管理するために使用されるオペレーティングシステムが進化するにつれて、FPGAでアクセス可能なDRAMデバイスに特別な配慮が求められる。 これらのデバイスは、ユーザのログアウト後に敵に不注意に露出する可能性のある機密データを保持できる。 いくつかのクラウドFPGA環境では対処されているが、プロセス終了後の自動DRAMクリアは、一般的なFPGA実行環境や、最も提案されているクラウドFPGAハイパーバイザには自動的に含まれていない。 本稿では,Open Cloud Testbed (OCT) の一部であるAMD/Xilinx Alveo U280ノードにおけるDRAMデータの永続性について検討する。 以上の結果から,DDR4 DRAMは割り当てられたノードからのユーザログアウト後に自動的にクリアされることはなく,その後のノードユーザは17分以上後にDRAMから認識可能なデータを容易に取得できることが示唆された。 この問題はFPGAマルチテナンシをサポートするシステムに特に関係している。

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