論文の概要: Mera: Memory Reduction and Acceleration for Quantum Circuit Simulation via Redundancy Exploration
- arxiv url: http://arxiv.org/abs/2411.15332v1
- Date: Fri, 22 Nov 2024 20:07:31 GMT
- ステータス: 翻訳完了
- システム内更新日: 2024-11-26 14:18:51.576129
- Title: Mera: Memory Reduction and Acceleration for Quantum Circuit Simulation via Redundancy Exploration
- Title（参考訳）: Mera:冗長探索による量子回路シミュレーションのためのメモリ削減と高速化
- Authors: Yuhong Song, Edwin Hsing-Mean Sha, Longshan Xu, Qingfeng Zhuge, Zili Shao,
- Abstract要約: メモリ使用量の削減とシミュレーションの高速化を目的として,マルチレベル最適化,すなわちMeraを提案する。
多数のスパース量子ゲートに対して、低レベルフルステートシミュレーションのための2つの圧縮された構造を提案する。
実験により, 圧縮された構造では量子ビット数が17から35に増加し, QNNの6.9倍の加速が達成された。
- 参考スコア（独自算出の注目度）: 4.271968023823568
- License:
- Abstract: With the development of quantum computing, quantum processor demonstrates the potential supremacy in specific applications, such as Grovers database search and popular quantum neural networks (QNNs). For better calibrating the quantum algorithms and machines, quantum circuit simulation on classical computers becomes crucial. However, as the number of quantum bits (qubits) increases, the memory requirement grows exponentially. In order to reduce memory usage and accelerate simulation, we propose a multi-level optimization, namely Mera, by exploring memory and computation redundancy. First, for a large number of sparse quantum gates, we propose two compressed structures for low-level full-state simulation. The corresponding gate operations are designed for practical implementations, which are relieved from the longtime compression and decompression. Second, for the dense Hadamard gate, which is definitely used to construct the superposition, we design a customized structure for significant memory saving as a regularity-oriented simulation. Meanwhile, an ondemand amplitude updating process is optimized for execution acceleration. Experiments show that our compressed structures increase the number of qubits from 17 to 35, and achieve up to 6.9 times acceleration for QNN.
- Abstract（参考訳）: 量子コンピューティングの発展に伴い、量子プロセッサは、Groversデータベース検索や人気のある量子ニューラルネットワーク(QNN)など、特定のアプリケーションにおける潜在的な優位性を実証する。
量子アルゴリズムとマシンのキャリブレーションを改善するために、古典的コンピュータにおける量子回路シミュレーションが不可欠である。
しかし、量子ビット(量子ビット)の数が増加するにつれて、メモリ要求は指数関数的に増加する。
メモリ使用量の削減とシミュレーションの高速化を目的として,メモリと計算冗長性を探索し,マルチレベル最適化,すなわちMeraを提案する。
まず、多数のスパース量子ゲートに対して、低レベルフルステートシミュレーションのための2つの圧縮された構造を提案する。
対応するゲート操作は、長期間の圧縮と減圧から解放された実用的な実装のために設計されている。
第二に、重畳の構成に確実に使用される密集したアダマールゲートに対して、正規性指向のシミュレーションとしてメモリ節約のためのカスタマイズされた構造を設計する。
一方、オンデマンド振幅更新プロセスは、実行アクセラレーションに最適化される。
実験により, 圧縮された構造では量子ビット数が17から35に増加し, QNNの6.9倍の加速が達成された。
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