論文の概要: A Charge Domain P-8T SRAM Compute-In-Memory with Low-Cost DAC/ADC Operation for 4-bit Input Processing

• arxiv url: http://arxiv.org/abs/2211.16008v1
• Date: Tue, 29 Nov 2022 08:15:27 GMT
• ステータス: 処理完了
• システム内更新日: 2022-11-30 17:18:13.603494
• Title: A Charge Domain P-8T SRAM Compute-In-Memory with Low-Cost DAC/ADC Operation for 4-bit Input Processing
• Title（参考訳）: 4ビット入力処理のための低コストDAC/ADC動作付きチャージドメインP-8T SRAMコンピュートインメモリ
• Authors: Joonhyung Kim, Kyeongho Lee and Jongsun Park
• Abstract要約: 本稿では,PMOS ベースの 8T (P-8T) Compute-In-Memory (CIM) アーキテクチャを提案する。 4ビットの入力アクティベーションと8ビットの重みの間の乗算累積(MAC)演算を効率よく行う。 28nm CMOSプロセスを用いた256X80 P-8T CIMマクロ実装は、91.46%と66.67%の精度を示している。
• 参考スコア（独自算出の注目度）: 4.054285623919103
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This paper presents a low cost PMOS-based 8T (P-8T) SRAM Compute-In-Memory (CIM) architecture that efficiently per-forms the multiply-accumulate (MAC) operations between 4-bit input activations and 8-bit weights. First, bit-line (BL) charge-sharing technique is employed to design the low-cost and reliable digital-to-analog conversion of 4-bit input activations in the pro-posed SRAM CIM, where the charge domain analog computing provides variation tolerant and linear MAC outputs. The 16 local arrays are also effectively exploited to implement the analog mul-tiplication unit (AMU) that simultaneously produces 16 multipli-cation results between 4-bit input activations and 1-bit weights. For the hardware cost reduction of analog-to-digital converter (ADC) without sacrificing DNN accuracy, hardware aware sys-tem simulations are performed to decide the ADC bit-resolutions and the number of activated rows in the proposed CIM macro. In addition, for the ADC operation, the AMU-based reference col-umns are utilized for generating ADC reference voltages, with which low-cost 4-bit coarse-fine flash ADC has been designed. The 256X80 P-8T SRAM CIM macro implementation using 28nm CMOS process shows that the proposed CIM shows the accuracies of 91.46% and 66.67% with CIFAR-10 and CIFAR-100 dataset, respectively, with the energy efficiency of 50.07-TOPS/W.
• Abstract（参考訳）: 本稿では,4ビット入力アクティベーションと8ビット重みのマルチプリアキュムレート(mac)演算を効率的に行う,低コストなpmosベースの8t (p-8t) sramコンピューティング・イン・メモリ(cim)アーキテクチャを提案する。 まず、帯電領域アナログ演算により可変耐性および線形mac出力を提供するsram cimにおいて、4ビット入力アクティベーションの低コストで信頼性の高いデジタル-アナログ変換を設計するために、ビットライン(bl)チャージシェアリング技術を用いる。 16個のローカルアレイも有効に活用され、4ビットの入力アクティベーションと1ビットの重みの間の16個の乗算カチオンを同時に生成するアナログmul-tiplication Unit (AMU)を実装している。 DNN精度を犠牲にすることなく、アナログ・デジタルコンバータ(ADC)のハードウェアコスト削減のために、提案したCIMマクロのADCビット解像度とアクティベート行数を決定するハードウェア・アウェア・サイステンプ・シミュレーションを行う。 また、ADC動作には、AMUベースの参照コロンを用いて、低コストで4ビットの粗いフラッシュADCを設計したADC基準電圧を生成する。 28nm CMOSプロセスを用いた256X80 P-8T SRAM CIMマクロ実装では、CIMはCIFAR-10とCIFAR-100データセットでそれぞれ91.46%と66.67%の精度を示し、エネルギー効率は50.07-TOPS/Wである。

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