論文の概要: Interconnect Parasitics and Partitioning in Fully-Analog In-Memory Computing Architectures

• arxiv url: http://arxiv.org/abs/2201.12480v1
• Date: Sat, 29 Jan 2022 02:29:27 GMT
• ステータス: 処理完了
• システム内更新日: 2022-02-01 20:01:19.219994
• Title: Interconnect Parasitics and Partitioning in Fully-Analog In-Memory Computing Architectures
• Title（参考訳）: 全Analogインメモリコンピューティングアーキテクチャにおける相互接続とパーティショニング
• Authors: Md Hasibul Amin, Mohammed Elbtity, Ramtin Zand
• Abstract要約: 完全アナログIMCアーキテクチャに実装したディープニューラルネットワーク(DNN)モデルの精度に及ぼすワイヤ寄生抵抗と容量の影響について検討した。 本稿では,アナログ領域における計算を保ちながら寄生虫の影響を軽減するための分配機構を提案する。 分割処理に要する余分な回路により,高消費電力化による精度の向上が期待できる。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Fully-analog in-memory computing (IMC) architectures that implement both matrix-vector multiplication and non-linear vector operations within the same memory array have shown promising performance benefits over conventional IMC systems due to the removal of energy-hungry signal conversion units. However, maintaining the computation in the analog domain for the entire deep neural network (DNN) comes with potential sensitivity to interconnect parasitics. Thus, in this paper, we investigate the effect of wire parasitic resistance and capacitance on the accuracy of DNN models deployed on fully-analog IMC architectures. Moreover, we propose a partitioning mechanism to alleviate the impact of the parasitic while keeping the computation in the analog domain through dividing large arrays into multiple partitions. The SPICE circuit simulation results for a 400 X 120 X 84 X 10 DNN model deployed on a fully-analog IMC circuit show that a 94.84% accuracy could be achieved for MNIST classification application with 16, 8, and 8 horizontal partitions, as well as 8, 8, and 1 vertical partitions for first, second, and third layers of the DNN, respectively, which is comparable to the ~97% accuracy realized by digital implementation on CPU. It is shown that accuracy benefits are achieved at the cost of higher power consumption due to the extra circuitry required for handling partitioning.
• Abstract（参考訳）: 行列ベクトル乗算と非線形ベクトル演算の両方を同一メモリアレイ内に実装した完全アナログインメモリコンピューティング(IMC)アーキテクチャは、エネルギー空調信号変換ユニットの除去により従来のIMCシステムよりも有望な性能上の利点を示している。 しかし、ディープニューラルネットワーク(DNN)全体のアナログ領域での計算を維持するには、寄生虫の相互接続に対する潜在的な感受性が伴う。 そこで本研究では,完全アナログIMCアーキテクチャに実装したDNNモデルの精度に及ぼすワイヤ寄生抵抗と容量の影響について検討する。 さらに,大きな配列を複数のパーティションに分割することで,アナログ領域での計算を保ちながら寄生虫の影響を緩和するパーティショニング機構を提案する。 完全なアナログICC回路上に展開された400 X 120 X 84 X 10 DNNモデルのSPICE回路シミュレーションの結果、MNIST分類では16、8、8の水平分割、DNNの第1、第2、第3の層では8、第3の層では8、第1の層では8、第3の層では97%の精度で94.84%の精度が達成された。 その結果,パーティショニング処理に余分な回路が必要となるため,高消費電力のコストで精度の向上が期待できることがわかった。

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