論文の概要: A 65 nm Bayesian Neural Network Accelerator with 360 fJ/Sample In-Word GRNG for AI Uncertainty Estimation

• arxiv url: http://arxiv.org/abs/2501.04577v2
• Date: Wed, 22 Jan 2025 19:28:38 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-01-24 15:56:32.999639
• Title: A 65 nm Bayesian Neural Network Accelerator with 360 fJ/Sample In-Word GRNG for AI Uncertainty Estimation
• Title（参考訳）: 360 fJ/Sample In-Word GRNGを用いた65nmベイズ型ニューラルネットワーク加速器によるAI不確かさ推定
• Authors: Zephan M. Enciso, Boyang Cheng, Likai Pei, Jianbo Liu, Steven Davis, Michael Niemier, Ningyuan Cao,
• Abstract要約: メモリワードに直接360 fJ/Sample Gaussian RNGを統合するASICを提案する。 この統合により、RNGオーバーヘッドを低減し、BNNの完全な並列計算インメモリ操作を可能にする。 プロトタイプチップは5.12GSa/sのRNGスループットと102GOp/sのニューラルネットワークスループットを実現し、0.45mm2を占有する。
• 参考スコア（独自算出の注目度）: 4.828223001507891
• License:
• Abstract: Uncertainty estimation is an indispensable capability for AI-enabled, safety-critical applications, e.g. autonomous vehicles or medical diagnosis. Bayesian neural networks (BNNs) use Bayesian statistics to provide both classification predictions and uncertainty estimation, but they suffer from high computational overhead associated with random number generation and repeated sample iterations. Furthermore, BNNs are not immediately amenable to acceleration through compute-in-memory architectures due to the frequent memory writes necessary after each RNG operation. To address these challenges, we present an ASIC that integrates 360 fJ/Sample Gaussian RNG directly into the SRAM memory words. This integration reduces RNG overhead and enables fully-parallel compute-in-memory operations for BNNs. The prototype chip achieves 5.12 GSa/s RNG throughput and 102 GOp/s neural network throughput while occupying 0.45 mm2, bringing AI uncertainty estimation to edge computation.
• Abstract（参考訳）: 不確実性推定は、AI対応で安全クリティカルなアプリケーション、例えば自動運転車や医療診断に欠かせない能力である。 ベイジアンニューラルネットワーク(BNN)は、分類予測と不確実性推定の両方を提供するためにベイジアン統計を用いるが、乱数生成と繰り返しサンプル繰り返しに関連する高い計算オーバーヘッドに悩まされる。 さらに、BNNは、各RNG操作後に必要となる頻繁なメモリ書き込みのため、計算メモリアーキテクチャによるアクセラレーションに即座に対応できない。 これらの課題に対処するために,360 fJ/Sample Gaussian RNGを直接SRAMメモリワードに統合するASICを提案する。 この統合により、RNGオーバーヘッドを低減し、BNNの完全な並列計算インメモリ操作を可能にする。 プロトタイプチップは5.12 GSa/s RNGスループットと102 GOp/sニューラルネットワークスループットを実現し、0.45 mm2を占有し、エッジ計算にAIの不確実性推定をもたらす。

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