論文の概要: TransPlace: Transferable Circuit Global Placement via Graph Neural Network
- arxiv url: http://arxiv.org/abs/2501.05667v2
- Date: Wed, 26 Mar 2025 03:19:11 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-03-27 14:57:01.166588
- Title: TransPlace: Transferable Circuit Global Placement via Graph Neural Network
- Title（参考訳）: TransPlace: グラフニューラルネットワークによる転送可能な回路グローバル配置
- Authors: Yunbo Hou, Haoran Ye, Shuwen Yang, Yingxue Zhang, Siyuan Xu, Guojie Song,
- Abstract要約: 本研究では,混合サイズの細胞の複雑さを連続空間に配置することを学ぶグローバルな配置フレームワークであるTransPlaceを提案する。
最先端の配置法と比較すると、TransPlaceは1.2倍のスピードアップを持ついくつかの高品質な配置回路で訓練されている。
- 参考スコア（独自算出の注目度）: 24.43651668384556
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Global placement, a critical step in designing the physical layout of computer chips, is essential to optimize chip performance. Prior global placement methods optimize each circuit design individually from scratch. Their neglect of transferable knowledge limits solution efficiency and chip performance as circuit complexity drastically increases. This study presents TransPlace, a global placement framework that learns to place millions of mixed-size cells in continuous space. TransPlace introduces i) Netlist Graph to efficiently model netlist topology, ii) Cell-flow and relative position encoding to learn SE(2)-invariant representation, iii) a tailored graph neural network architecture for informed parameterization of placement knowledge, and iv) a two-stage strategy for coarse-to-fine placement. Compared to state-of-the-art placement methods, TransPlace-trained on a few high-quality placements-can place unseen circuits with 1.2x speedup while reducing congestion by 30%, timing by 9%, and wirelength by 5%.
- Abstract（参考訳）: コンピュータチップの物理的レイアウト設計における重要なステップであるグローバル配置は、チップ性能の最適化に不可欠である。
従来のグローバル配置手法は、各回路設計をスクラッチから個別に最適化する。
転送可能な知識の無視は、回路の複雑さが劇的に増大するにつれて、解効率とチップ性能を制限している。
この研究は、何百万もの混合サイズの細胞を連続的な空間に配置することを学ぶグローバルな配置フレームワークであるTransPlaceを提示する。
TransPlaceの紹介
一 ネットリストトポロジを効率的にモデル化するためのネットリストグラフ
二 セルフロー及び相対位置符号化により、SE(2)不変表現を学習すること。
三 配置知識の情報パラメタライゼーションのための調整されたグラフニューラルネットワークアーキテクチャ及び
四 粗大配置のための二段階戦略
最先端の配置法と比較すると、TransPlaceは1.2倍のスピードアップでいくつかの高品質な配置回路でトレーニングされ、混雑を30%減らし、タイミングを9%減らし、配線長を5%減らした。
関連論文リスト
- Effective Analog ICs Floorplanning with Relational Graph Neural Networks and Reinforcement Learning [0.3749861135832073]
本稿では,強化学習に基づく新しいフロアプランニングアルゴリズムを提案する。
回路特徴と位置制約を符号化するリレーショナルグラフ畳み込みニューラルネットワークモデルによって拡張される。
提案手法は, 既設フロアプランニング手法を, 速度, 面積, 半周波線長で上回った。
論文 参考訳（メタデータ） (2024-11-20T12:11:12Z) - Efficient Message Passing Architecture for GCN Training on HBM-based FPGAs with Orthogonal Topology On-Chip Networks [0.0]
グラフ畳み込みネットワーク(GCN)は、グラフ上の表現学習のための最先端のディープラーニングモデルである。
NUMAベースのメモリアクセス特性を利用したメッセージパッシングアーキテクチャを提案する。
また,提案アクセラレータ内でGCN特有のバックプロパゲーションアルゴリズムを再設計した。
論文 参考訳（メタデータ） (2024-11-06T12:00:51Z) - FusionLLM: A Decentralized LLM Training System on Geo-distributed GPUs with Adaptive Compression [55.992528247880685]
分散トレーニングは、システム設計と効率に関する重要な課題に直面します。
大規模深層ニューラルネットワーク(DNN)のトレーニング用に設計・実装された分散トレーニングシステムFusionLLMを提案する。
本システムと手法は,収束性を確保しつつ,ベースライン法と比較して1.45～9.39倍の高速化を実現可能であることを示す。
論文 参考訳（メタデータ） (2024-10-16T16:13:19Z) - Non-Overlapping Placement of Macro Cells based on Reinforcement Learning in Chip Design [20.500468654567033]
本稿では,強化学習に基づくエンドツーエンド配置手法SRLPlacerを提案する。
パブリックベンチマークISPD2005で評価することにより,提案したSRLPlacerはマクロセル間の重複問題を効果的に解決することができる。
論文 参考訳（メタデータ） (2024-07-26T04:15:54Z) - Chip Placement with Diffusion Models [40.503264193497124]
我々は、強化学習の代わりにガイドサンプリングを用いて、新しい回路をゼロショットで配置できる拡散モデルを訓練する。
我々は、データセット生成アルゴリズムの設計決定を経験的に研究し、一般化を可能にするいくつかの重要な要因を同定する。
提案モデルでは,非表示でリアルな回路上に高品質な配置を生成し,最先端の手法と比較して,配置ベンチマーク上での競合性能を実現している。
論文 参考訳（メタデータ） (2024-07-17T03:02:24Z) - RoutePlacer: An End-to-End Routability-Aware Placer with Graph Neural Network [17.565263261045096]
この研究は、エンドツーエンドのroutability-aware配置手法であるRoutePlacerを導入している。
カスタマイズされたグラフニューラルネットワークであるRouteGNNをトレーニングして、ルタビリティを効率的かつ正確に予測する。
オープンソースのAI4EDAプラットフォームであるDREAMPlaceの実験は、RoutePlacerがトータルオーバーフローを最大16%削減できることを示している。
論文 参考訳（メタデータ） (2024-06-04T15:39:41Z) - PreRoutGNN for Timing Prediction with Order Preserving Partition: Global
Circuit Pre-training, Local Delay Learning and Attentional Cell Modeling [84.34811206119619]
本稿では,事前のタイミング予測に対する2段階のアプローチを提案する。
まず、回路網リストからグローバルグラフ埋め込みを学習するグラフオートエンコーダを事前学習するためのグローバル回路トレーニングを提案する。
第2に、GCN上のメッセージパッシングのための新しいノード更新方式を、学習したグラフ埋め込みと回路グラフのトポロジ的ソートシーケンスに従って使用する。
21個の実世界の回路の実験では、スラック予測のための新しいSOTA R2が0.93で達成され、以前のSOTA法では0.59をはるかに上回っている。
論文 参考訳（メタデータ） (2024-02-27T02:23:07Z) - Adaptive Multi-step Refinement Network for Robust Point Cloud Registration [82.64560249066734]
ポイントクラウド登録は、同じシーンの2つのポイントクラウド間の相対的な厳密な変換を推定する。
本稿では,前ステップからの情報を活用することで,各ステップの登録品質を向上する適応型多段階改良ネットワークを提案する。
本手法は3DMatch/3DLoMatchベンチマークとKITTIベンチマークの両方で最先端の性能を実現する。
論文 参考訳（メタデータ） (2023-12-05T18:59:41Z) - Dual Vision Transformer [114.1062057736447]
デュアルビジョントランス(Dual-ViT)という,コスト問題を緩和する新しいトランスフォーマーアーキテクチャを提案する。
新しいアーキテクチャでは、トークンベクトルをより効率的にグローバルなセマンティックスに圧縮し、複雑さの順序を減らし、重要なセマンティックパスが組み込まれている。
我々は、Dual-ViTが訓練の複雑さを低減したSOTAトランスフォーマーアーキテクチャよりも優れた精度を提供することを実証的に実証した。
論文 参考訳（メタデータ） (2022-07-11T16:03:44Z) - Learning towards Synchronous Network Memorizability and Generalizability
for Continual Segmentation across Multiple Sites [52.84959869494459]
臨床実践では、複数のサイトから連続的なデータストリームを継続的に学習するために、セグメンテーションネットワークが必要であることが多い。
既存の方法は、通常、以前のサイトのネットワーク記憶可能性や、目に見えないサイトの一般化可能性に制限される。
本稿では,SMG学習フレームワークの提案により,同期記憶可能性と一般化可能性の問題に取り組むことを目的とする。
論文 参考訳（メタデータ） (2022-06-14T13:04:36Z) - Multi-Exit Semantic Segmentation Networks [78.44441236864057]
本稿では,最先端セグメンテーションモデルをMESSネットワークに変換するフレームワークを提案する。
パラメトリド早期出口を用いた特別訓練されたCNNは、より簡単なサンプルの推測時に、その深さに沿って保存する。
接続されたセグメンテーションヘッドの数、配置、アーキテクチャとエグジットポリシーを併用して、デバイス機能とアプリケーション固有の要件に適応する。
論文 参考訳（メタデータ） (2021-06-07T11:37:03Z) - GCN-RL Circuit Designer: Transferable Transistor Sizing with Graph
Neural Networks and Reinforcement Learning [19.91205976441355]
本稿では、強化学習(RL)を活用して、異なる技術ノードとトポロジ間で知識を伝達するGCN-RLサーキットデザイナを提案する。
学習に基づく最適化は、4つの異なる回路上で最高のメリット(FoM)を達成する。
論文 参考訳（メタデータ） (2020-04-30T17:58:07Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。