論文の概要: Translating Common Security Assertions Across Processor Designs: A RISC-V Case Study
- arxiv url: http://arxiv.org/abs/2502.10194v1
- Date: Fri, 14 Feb 2025 14:36:47 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-02-17 19:47:35.756037
- Title: Translating Common Security Assertions Across Processor Designs: A RISC-V Case Study
- Title（参考訳）: プロセッサ設計における共通セキュリティ設定の翻訳:RISC-Vケーススタディ
- Authors: Sharjeel Imtiaz, Uljana Reinsalu, Tara Ghasempouri,
- Abstract要約: RISC-Vは、プロセッサ設計における適応性とコスト効率で人気を集めている。
アサーションベースのセキュリティ検証は、セキュリティ機能が効果的に満たされることを保証するための有望なアプローチであることが証明されている。
最近のアプローチでは、事前に定義されたセキュリティアサーションを別の設計に翻訳することに重点を置いている。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: RISC-V is gaining popularity for its adaptability and cost-effectiveness in processor design. With the increasing adoption of RISC-V, the importance of implementing robust security verification has grown significantly. In the state of the art, various approaches have been developed to strengthen the security verification process. Among these methods, assertion-based security verification has proven to be a promising approach for ensuring that security features are effectively met. To this end, some approaches manually define security assertions for processor designs; however, these manual methods require significant time, cost, and human expertise. Consequently, recent approaches focus on translating pre-defined security assertions from one design to another. Nonetheless, these methods are not primarily centered on processor security, particularly RISC-V. Furthermore, many of these approaches have not been validated against real-world attacks, such as hardware Trojans. In this work, we introduce a methodology for translating security assertions across processors with different architectures, using RISC-V as a case study. Our approach reduces time and cost compared to developing security assertions manually from the outset. Our methodology was applied to five critical security modules with assertion translation achieving nearly 100% success across all modules. These results validate the efficacy of our approach and highlight its potential for enhancing security verification in modern processor designs. The effectiveness of the translated assertions was rigorously tested against hardware Trojans defined by large language models (LLMs), demonstrating their reliability in detecting security breaches.
- Abstract（参考訳）: RISC-Vは、プロセッサ設計における適応性とコスト効率で人気を集めている。
RISC-Vの採用の増加に伴い、堅牢なセキュリティ検証を実装することの重要性は著しく向上した。
現状では,セキュリティ検証のプロセスを強化するために,様々なアプローチが開発されている。
これらの方法の中で、アサーションベースのセキュリティ検証は、セキュリティ機能が効果的に満たされることを保証するための有望なアプローチであることが証明されている。
この目的のために、プロセッサ設計のセキュリティアサーションを手動で定義するアプローチもあるが、これらの手動手法にはかなりの時間、コスト、人間の専門知識が必要である。
その結果、最近のアプローチでは、事前に定義されたセキュリティアサーションを別の設計に翻訳することに焦点が当てられている。
しかしながら、これらの手法は主にプロセッサのセキュリティ、特にRISC-Vに重点を置いているわけではない。
さらに、これらのアプローチの多くは、ハードウェアトロイの木馬のような現実世界の攻撃に対して検証されていない。
本研究では,RISC-Vをケーススタディとして,異なるアーキテクチャを持つプロセッサ間でセキュリティアサーションを変換する手法を提案する。
当社のアプローチは,セキュリティアサーションを最初から手作業で開発するよりも,時間とコストを削減します。
提案手法は5つの重要なセキュリティモジュールに適用され,アサーション変換が全モジュールで100%近い成功を収めた。
これらの結果は,我々のアプローチの有効性を検証し,現代のプロセッサ設計におけるセキュリティ検証の強化の可能性を強調した。
翻訳されたアサーションの有効性は、大規模言語モデル(LLM)によって定義されたハードウェアのトロイの木馬に対して厳格に検証され、セキュリティ違反を検出する信頼性が示された。
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