論文の概要: RocketPPA: Ultra-Fast LLM-Based PPA Estimator at Code-Level Abstraction

• arxiv url: http://arxiv.org/abs/2503.21971v1
• Date: Thu, 27 Mar 2025 20:35:09 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-31 15:32:43.822352
• Title: RocketPPA: Ultra-Fast LLM-Based PPA Estimator at Code-Level Abstraction
• Title（参考訳）: RocketPPA: Code-Level Abstractionにおける超高速LCMベースのPPA推定器
• Authors: Armin Abdollahi, Mehdi Kamal, Massoud Pedram,
• Abstract要約: 完全クリーン化および合成可能なVerilogモジュールの21kデータセットを活用する新しいフレームワークを導入する。 我々は、LoRAに基づくパラメータ効率の手法を用いてCodeLlamaを微調整し、タスクを回帰問題としてフレーミングし、VerilogコードからPPAメトリクスを正確に予測する。
• 参考スコア（独自算出の注目度）: 4.825037489691159
• License:
• Abstract: Large language models have recently transformed hardware design, yet bridging the gap between code synthesis and PPA (power, performance, and area) estimation remains a challenge. In this work, we introduce a novel framework that leverages a 21k dataset of thoroughly cleaned and synthesizable Verilog modules, each annotated with detailed power, delay, and area metrics. By employing chain-of-thought techniques, we automatically debug and curate this dataset to ensure high fidelity in downstream applications. We then fine-tune CodeLlama using LoRA-based parameter-efficient methods, framing the task as a regression problem to accurately predict PPA metrics from Verilog code. Furthermore, we augment our approach with a mixture-of-experts architecture-integrating both LoRA and an additional MLP expert layer-to further refine predictions. Experimental results demonstrate significant improvements: power estimation accuracy is enhanced by 5.9% at a 20% error threshold and by 7.2% at a 10% threshold, delay estimation improves by 5.1% and 3.9%, and area estimation sees gains of 4% and 7.9% for the 20% and 10% thresholds, respectively. Notably, the incorporation of the mixture-of-experts module contributes an additional 3--4% improvement across these tasks. Our results establish a new benchmark for PPA-aware Verilog generation, highlighting the effectiveness of our integrated dataset and modeling strategies for next-generation EDA workflows.
• Abstract（参考訳）: 大規模言語モデルは近年、ハードウェア設計を変革しているが、コード合成とPPA(パワー、パフォーマンス、領域)の推定のギャップを埋めることは依然として課題である。 本研究では, 完全クリーン化および合成可能なVerilogモジュールの21kデータセットを活用し, それぞれに詳細なパワー, 遅延, 面積の指標を付加した新しいフレームワークを提案する。 チェーンオブ思考技術を用いることで、このデータセットを自動でデバッグし、キュレートし、下流アプリケーションで高い忠実性を保証する。 次に、LoRAに基づくパラメータ効率の手法を用いてCodeLlamaを微調整し、タスクを回帰問題としてフレーミングし、VerilogコードからPPAメトリクスを正確に予測する。 さらに我々は,LORAと追加のMDP専門家層を統合して,より洗練された予測を行うことで,我々のアプローチをさらに強化する。 電力推定精度は20%エラー閾値で5.9%、10%しきい値で7.2%向上し、遅延推定は5.1%と3.9%改善し、面積推定は20%しきい値で4%、10%しきい値で7.9%向上した。 特に、Mix-of-expertsモジュールが組み込まれたことで、これらのタスク間でさらに3～4%の改善が期待できる。 PPA対応のVerilog生成のための新しいベンチマークを構築し、次世代EDAワークフローにおける統合データセットとモデリング戦略の有効性を強調した。

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