論文の概要: Mapping and Scheduling Spiking Neural Networks On Segmented Ladder Bus Architectures

• arxiv url: http://arxiv.org/abs/2506.11286v1
• Date: Thu, 12 Jun 2025 20:44:50 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-16 17:50:49.579179
• Title: Mapping and Scheduling Spiking Neural Networks On Segmented Ladder Bus Architectures
• Title（参考訳）: セグメンテッドラダーバスアーキテクチャ上でのスパイクニューラルネットワークのマッピングとスケジューリング
• Authors: Phu Khanh Huynh, Francky Catthoor, Anup Das,
• Abstract要約: 大規模ニューロモルフィックアーキテクチャは、共有相互接続を用いてスパイクを伝達するコンピューティングタイルで構成されている。 これらの特性は、アイドル期間中に最小限の電力を消費しながら、高活性バーストを処理するために最適化された相互接続を必要とする。 本稿では,セグメンテッド・ラダーバスに合わせたシナリオ対応制御面の設計手法を提案する。
• 参考スコア（独自算出の注目度）: 2.732919960807485
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Large-scale neuromorphic architectures consist of computing tiles that communicate spikes using a shared interconnect. The communication patterns in these systems are inherently sparse, asynchronous, and localized, as neural activity is characterized by temporal sparsity with occasional bursts of high traffic. These characteristics require optimized interconnects to handle high-activity bursts while consuming minimal power during idle periods. Among the proposed interconnect solutions, the dynamic segmented bus has gained attention due to its structural simplicity, scalability, and energy efficiency. Since the benefits of a dynamic segmented bus stem from its simplicity, it is essential to develop a streamlined control plane that can scale efficiently with the network. In this paper, we present a design methodology for a scenario-aware control plane tailored to a segmented ladder bus, with the aim of minimizing control overhead and optimizing energy and area utilization. We evaluated our approach using a combination of FPGA implementation and software simulation to assess scalability. The results demonstrated that our design process effectively reduces the control plane's area footprint compared to the data plane while maintaining scalability with network size.
• Abstract（参考訳）: 大規模ニューロモルフィックアーキテクチャは、共有相互接続を用いてスパイクを伝達するコンピューティングタイルで構成されている。 これらのシステム内の通信パターンは本質的に疎らで、非同期で、局所的であり、神経活動は時空間の間隔と時空間の高トラフィックのバーストによって特徴づけられる。 これらの特性は、アイドル期間中に最小限の電力を消費しながら、高活性バーストを処理するために最適化された相互接続を必要とする。 提案した相互接続ソリューションの中では, 構造的単純性, スケーラビリティ, エネルギー効率などにより, 動的セグメントバスが注目されている。 動的セグメンテーションバスの利点は、その単純さに起因しているため、ネットワークで効率的にスケールできる合理化制御面を開発することが不可欠である。 本稿では,制御オーバーヘッドの最小化とエネルギーと面積利用の最適化を目的とした,セグメンテーション付きラダーバスに適したシナリオ対応制御面の設計手法を提案する。 FPGAの実装とソフトウェアシミュレーションを組み合わせて,スケーラビリティの評価を行った。 その結果,ネットワークサイズで拡張性を維持しつつ,データプレーンに比べて制御面の面積フットプリントを効果的に削減できることを示した。

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