Fugu-MT 論文翻訳(概要): Voltage Mode Winner-Take-All Circuit for Neuromorphic Systems

論文の概要: Voltage Mode Winner-Take-All Circuit for Neuromorphic Systems

arxiv url: http://arxiv.org/abs/2507.04338v1
Date: Sun, 06 Jul 2025 10:48:47 GMT
ステータス: 翻訳完了
システム内更新日: 2025-07-08 15:46:35.127846
Title: Voltage Mode Winner-Take-All Circuit for Neuromorphic Systems
Title（参考訳）: ニューロモルフィックシステムのための電圧モード勝利型全回路
Authors: Abdullah M. Zyarah, Dhireesha Kudithipudi,
Abstract要約: 我々は、k-winnerとプロパティをIBM 65nmノードでシミュレートするように構成できる入賞回路を提案する。回路は10.4 nsのレイテンシで34.9$mu$Wの電力を消費し、1000入力を処理した。
参考スコア（独自算出の注目度）: 2.6473021051027534
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: Recent advances in neuromorphic computing demonstrate on-device learning capabilities with low power consumption. One of the key learning units in these systems is the winner-take-all circuit. In this research, we propose a winner-take-all circuit that can be configured to achieve k-winner and hysteresis properties, simulated in IBM 65 nm node. The circuit dissipated 34.9 $\mu$W of power with a latency of 10.4 ns, while processing 1000 inputs. The utility of the circuit is demonstrated for spatial filtering and classification.
Abstract（参考訳）: ニューロモルフィックコンピューティングの最近の進歩は、低消費電力のデバイス上での学習能力を示している。これらのシステムにおける重要な学習ユニットの1つは、すべての勝者の回路である。そこで本研究では,IBM 65nmノードでシミュレートされたk-winner特性とヒステリシス特性を実現するように構成可能な入賞回路を提案する。回路は10.4 nsのレイテンシで34.9$\mu$Wの電力を消費し、1000入力を処理した。回路の実用性は空間フィルタリングと分類のために実証される。

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