論文の概要: AssertCoder: LLM-Based Assertion Generation via Multimodal Specification Extraction
- arxiv url: http://arxiv.org/abs/2507.10338v1
- Date: Mon, 14 Jul 2025 14:43:14 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-07-15 18:48:25.165544
- Title: AssertCoder: LLM-Based Assertion Generation via Multimodal Specification Extraction
- Title（参考訳）: AssertCoder:マルチモーダル仕様抽出によるLCMベースのアサーション生成
- Authors: Enyuan Tian, Yiwei Ci, Qiusong Yang, Yufeng Li, Zhichao Lyu,
- Abstract要約: 本稿では,高品質なSVAを自動的に生成する新しい統合フレームワークAssertCoderを提案する。
AssertCoderは、不均一な仕様フォーマットを解析するために、モダリティに敏感な事前処理を使用する。
このフレームワークは、アサーションの品質を評価するために、突然変異に基づく評価アプローチを取り入れている。
- 参考スコア（独自算出の注目度）: 32.14733357890831
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Assertion-Based Verification (ABV) is critical for ensuring functional correctness in modern hardware systems. However, manually writing high-quality SVAs remains labor-intensive and error-prone. To bridge this gap, we propose AssertCoder, a novel unified framework that automatically generates high-quality SVAs directly from multimodal hardware design specifications. AssertCoder employs a modality-sensitive preprocessing to parse heterogeneous specification formats (text, tables, diagrams, and formulas), followed by a set of dedicated semantic analyzers that extract structured representations aligned with signal-level semantics. These representations are utilized to drive assertion synthesis via multi-step chain-of-thought (CoT) prompting. The framework incorporates a mutation-based evaluation approach to assess assertion quality via model checking and further refine the generated assertions. Experimental evaluation across three real-world Register-Transfer Level (RTL) designs demonstrates AssertCoder's superior performance, achieving an average increase of 8.4% in functional correctness and 5.8% in mutation detection compared to existing state-of-the-art approaches.
- Abstract（参考訳）: Assertion-Based Verification (ABV) は、現代のハードウェアシステムにおいて機能的正当性を保証するために重要である。
しかし、高品質なSVAを手作業で書くことは、労働集約的でエラーを起こしやすい。
このギャップを埋めるため,マルチモーダルハードウェア設計仕様から直接高品質なSVAを自動生成する新しい統合フレームワークAssertCoderを提案する。
AssertCoderは、不均一な仕様フォーマット(テキスト、テーブル、ダイアグラム、公式)を解析するために、モダリティに敏感な事前処理を使用し、続いて信号レベルのセマンティックスに整合した構造化表現を抽出する専用のセマンティックアナライザのセットを使用する。
これらの表現は、多段階チェーン・オブ・シント(CoT)プロンプトによるアサーション合成を促進するために利用される。
このフレームワークは、モデルチェックを通じてアサーションの品質を評価し、生成されたアサーションをさらに洗練するために、突然変異に基づく評価アプローチを取り入れている。
3つの実世界のレジスター・トランスファー・レベル(RTL)設計に対する実験的評価は、AssertCoderの優れた性能を示し、従来の最先端のアプローチと比較して、機能的正しさは8.4%、突然変異検出は5.8%向上した。
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