論文の概要: Low latency FPGA implementation of twisted Edward curve cryptography hardware accelerator over prime field

• arxiv url: http://arxiv.org/abs/2504.21342v1
• Date: Wed, 30 Apr 2025 06:03:36 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-05-09 22:13:01.928854
• Title: Low latency FPGA implementation of twisted Edward curve cryptography hardware accelerator over prime field
• Title（参考訳）: 低レイテンシFPGAによる素体上のツイストエドワード曲線暗号ハードウェアアクセラレータの実装
• Authors: Md Rownak Hossain, Md Sazedur Rahman, Kh Shahriya Zaman, Walid El Fezzani, Mohammad Arif Sobhan Bhuiyan, Chia Chao Kang, Teh Jia Yew, Mahdi H. Miraz,
• Abstract要約: 本稿では,フィールドプログラマブルゲートアレイ(FPGA)に基づくモジュール演算,グループ演算,点乗算ユニットのハードウェア実装について述べる。 提案した点乗算モジュールは1.4ミリ秒の時間を消費し、最大クロック周波数は117.8MHzである。 このアーキテクチャは、高速無線通信ネットワークにおける高速なデータ暗号化の候補となるだろう。
• 参考スコア（独自算出の注目度）: 0.5420492913071214
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: The performance of any elliptic curve cryptography hardware accelerator significantly relies on the efficiency of the underlying point multiplication (PM) architecture. This article presents a hardware implementation of field-programmable gate array (FPGA) based modular arithmetic, group operation, and point multiplication unit on the twisted Edwards curve (Edwards25519) over the 256-bit prime field. An original hardware architecture of a unified point operation module in projective coordinates that executes point addition and point doubling within a single module has been developed, taking only 646 clock cycles and ensuring a better security level than conventional approaches. The proposed point multiplication module consumes 1.4 ms time, operating at a maximal clock frequency of 117.8 MHz utilising 164,730 clock cycles having 183.38 kbps throughput on the Xilinx Virtex-5 FPGA platform for 256-bit length of key. The comparative assessment of latency and throughput across various related recent works indicates the effectiveness of our proposed PM architecture. Finally, this high throughput and low latency PM architecture will be a good candidate for rapid data encryption in high-speed wireless communication networks.
• Abstract（参考訳）: 楕円曲線暗号ハードウェアアクセラレータの性能は、基礎となる点乗算(PM)アーキテクチャの効率に大きく依存している。 本稿では、256ビット素体上のツイストエドワーズ曲線(Edwards25519)上のモジュラー演算、グループ演算、点乗算ユニットのハードウェア実装について述べる。 単一モジュール内で点加算と点倍率を実行する射影座標系における統一点演算モジュールのハードウェアアーキテクチャが開発され、クロックサイクルは646サイクルに過ぎず、従来の手法よりも優れたセキュリティレベルが確保されている。 提案した点乗算モジュールは1.4ミリ秒の時間を消費し、最大クロック周波数117.8MHzで動作し、256ビット長のXilinx Virtex-5 FPGAプラットフォーム上で183.38kbpsのスループットを持つ164,730クロックサイクルを使用する。 近年の様々な研究におけるレイテンシとスループットの比較評価は,提案したPMアーキテクチャの有効性を示している。 最後に、この高スループットかつ低レイテンシPMアーキテクチャは、高速無線通信ネットワークにおける高速なデータ暗号化の候補となるだろう。

関連論文リスト

• FAMOUS: Flexible Accelerator for the Attention Mechanism of Transformer on UltraScale+ FPGAs [0.0]
  Transformer Neural Network(TNN)は、自然言語処理(NLP)、機械翻訳、コンピュータビジョン(CV)など、幅広いアプリケーション領域に応用されている。 本稿では、フィールドプログラマブルゲートアレイ(FPGA)上でのTNNの重み付きマルチヘッドアテンション計算のためのフレキシブルハードウェアアクセラレータである textitFamous を提案する。 並列性を改善し、レイテンシを低減するために、処理要素とオンチップメモリの高利用に最適化されている。
  論文  参考訳（メタデータ） (2024-09-21T05:25:46Z)
• Quasar-ViT: Hardware-Oriented Quantization-Aware Architecture Search for Vision Transformers [56.37495946212932]
  視覚変換器(ViT)は、畳み込みニューラルネットワーク(CNN)と比較して、コンピュータビジョンタスクにおいて優れた精度を示す。 ハードウェア指向の量子化対応アーキテクチャ検索フレームワークであるQuasar-ViTを提案する。
  論文  参考訳（メタデータ） (2024-07-25T16:35:46Z)
• Spiker+: a framework for the generation of efficient Spiking Neural Networks FPGA accelerators for inference at the edge [49.42371633618761]
  Spiker+はFPGA上で、エッジでの推論のために効率よく、低消費電力で、低領域でカスタマイズされたSpking Neural Networks(SNN)アクセラレータを生成するためのフレームワークである。 Spiker+ は MNIST と Spiking Heidelberg Digits (SHD) の2つのベンチマークデータセットでテストされている。
  論文  参考訳（メタデータ） (2024-01-02T10:42:42Z)
• FPGA-QHAR: Throughput-Optimized for Quantized Human Action Recognition on The Edge [0.6254873489691849]
  本稿では,8ビット量子化された2ストリームSimpleNet-PyTorch CNNアーキテクチャに基づく,エンドツーエンドHAR拡張型HW/SWアクセラレータの共設計を提案する。 私たちの開発では、部分的にストリーミングデータフローアーキテクチャを使用して、ネットワーク設計やリソース利用のトレードオフよりも高いスループットを実現しています。 提案手法は,ZCU104上の187MHzで約24FPSのリアルタイム推論スループットを用いて,約81%の予測精度を達成した。
  論文  参考訳（メタデータ） (2023-11-04T10:38:21Z)
• A real-time, scalable, fast and highly resource efficient decoder for a quantum computer [1.9014261239550778]
  我々は、Collision Clusteringデコーダを導入し、FPGAおよびASICハードウェア上で実装する。 我々は、主量子誤り訂正方式である曲面符号を用いて論理記憶実験をシミュレートする。 我々は、超伝導量子ビットのような高速動作モードの要求に合致するMHz復号速度を実証する。
  論文  参考訳（メタデータ） (2023-09-11T15:46:27Z)
• RAMP: A Flat Nanosecond Optical Network and MPI Operations for Distributed Deep Learning Systems [68.8204255655161]
  我々は、RAMPと呼ばれるナノ秒再構成による、ほぼスケール、全2分割帯域、オールツーオール、シングルホップ、オール光学ネットワークアーキテクチャを導入する。 RAMPは、最大65,536ノードで1ノードあたり12.8Tbpsの大規模分散並列コンピューティングシステムをサポートしている。
  論文  参考訳（メタデータ） (2022-11-28T11:24:51Z)
• LL-GNN: Low Latency Graph Neural Networks on FPGAs for High Energy Physics [45.666822327616046]
  本研究は,粒子検出器のための低グラフニューラルネットワーク(LL-GNN)設計のための新しい再構成可能なアーキテクチャを提案する。 LL-GNNの設計は、洗練されたアルゴリズムが実験データを効率的に処理できるようにすることで、次世代のトリガーシステムを進化させる。
  論文  参考訳（メタデータ） (2022-09-28T12:55:35Z)
• Adaptable Butterfly Accelerator for Attention-based NNs via Hardware and Algorithm Co-design [66.39546326221176]
  多くのAIタスクにおいて、注意に基づくニューラルネットワークが普及している。 注意機構とフィードフォワードネットワーク(FFN)の使用は、過剰な計算とメモリ資源を必要とする。 本稿では,注目機構とFFNの両方を近似するために,バタフライの分散パターンを統一したハードウェアフレンドリーな変種を提案する。
  論文  参考訳（メタデータ） (2022-09-20T09:28:26Z)
• A fully pipelined FPGA accelerator for scale invariant feature transform keypoint descriptor matching, [0.0]
  SIFTキーポイント記述子マッチングのための完全パイプラインハードウェアアクセラレータアーキテクチャを設計する。 提案するハードウェアアーキテクチャは、完全にパイプライン化された実装に必要なメモリ帯域を適切に処理することができる。 私たちのハードウェア実装は、同等のソフトウェアアプローチの15.7倍高速です。
  論文  参考訳（メタデータ） (2020-12-17T15:29:41Z)
• EdgeBERT: Sentence-Level Energy Optimizations for Latency-Aware Multi-Task NLP Inference [82.1584439276834]
  BERTのようなトランスフォーマーベースの言語モデルでは、自然言語処理(NLP)タスクの精度が大幅に向上する。 We present EdgeBERT, a in-deepth algorithm- hardware co-design for latency-aware energy optimization for multi-task NLP。
  論文  参考訳（メタデータ） (2020-11-28T19:21:47Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。