論文の概要: WARP-LUTs - Walsh-Assisted Relaxation for Probabilistic Look Up Tables

• arxiv url: http://arxiv.org/abs/2510.15655v1
• Date: Fri, 17 Oct 2025 13:44:36 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-20 20:17:34.642129
• Title: WARP-LUTs - Walsh-Assisted Relaxation for Probabilistic Look Up Tables
• Title（参考訳）: WARP-LUTs - 確率的ルックアップテーブルのためのウォルシュ支援緩和
• Authors: Lino Gerlach, Liv Våge, Thore Gerlach, Elliott Kauffman,
• Abstract要約: 確率的ルックアップテーブル(WARP-LUT)のウォルシュ支援緩和 WARP-LUT(WARP-LUTs)は、学習可能なパラメータをかなり少ない論理ゲートの組み合わせを効率的に学習する、勾配に基づく新しい手法である。 我々は, WARP-LUT が DLGN と比較して CIFAR-10 の収束を著しく高速化し, 精度は同等であることを示した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Fast and efficient machine learning is of growing interest to the scientific community and has spurred significant research into novel model architectures and hardware-aware design. Recent hard? and software co-design approaches have demonstrated impressive results with entirely multiplication-free models. Differentiable Logic Gate Networks (DLGNs), for instance, provide a gradient-based framework for learning optimal combinations of low-level logic gates, setting state-of-the-art trade-offs between accuracy, resource usage, and latency. However, these models suffer from high computational cost during training and do not generalize well to logic blocks with more inputs. In this work, we introduce Walsh-Assisted Relaxation for Probabilistic Look-Up Tables (WARP-LUTs) - a novel gradient-based method that efficiently learns combinations of logic gates with substantially fewer trainable parameters. We demonstrate that WARP-LUTs achieve significantly faster convergence on CIFAR-10 compared to DLGNs, while maintaining comparable accuracy. Furthermore, our approach suggests potential for extension to higher-input logic blocks, motivating future research on extremely efficient deployment on modern FPGAs and its real-time science applications.
• Abstract（参考訳）: 高速で効率的な機械学習は、科学コミュニティへの関心が高まり、新しいモデルアーキテクチャとハードウェア対応設計に関する重要な研究を刺激してきた。 最近のハード? そして、ソフトウェアの共同設計アプローチは、完全に乗算のないモデルで印象的な結果を示した。 例えば、差別化可能なLogic Gate Networks(DLGN)は、低レベルのロジックゲートの最適な組み合わせを学習するための勾配ベースのフレームワークを提供し、正確性、リソース使用量、レイテンシ間の最先端のトレードオフを設定する。 しかし、これらのモデルは、訓練中に高い計算コストに悩まされ、より多くの入力を持つ論理ブロックにうまく一般化しない。 本稿では,Walsh-Assisted Relaxation for Probabilistic Look-Up Tables (WARP-LUTs)を紹介する。 我々は, WARP-LUT が DLGN と比較して CIFAR-10 の収束を著しく高速化し, 精度は同等であることを示した。 さらに,提案手法は,高出力論理ブロックの拡張の可能性を示し,現代のFPGAとそのリアルタイム科学応用への極めて効率的な展開に関する今後の研究を動機付けている。

関連論文リスト

• Lattice Annotated Temporal (LAT) Logic for Non-Markovian Reasoning [0.20878935665163192]
  LAT Logicは、GAP(Generalized Annotated Logic Programs)の拡張である。 LAT Logicは、より低い格子構造を用いることで、オープンワールドのセマンティクスをサポートする。 私たちのオープンソース実装であるPyReasonは、モジュール設計、マシンレベルの最適化、強化学習環境との直接統合を特徴としています。
  論文  参考訳（メタデータ） (2025-09-03T02:45:34Z)
• TreeLoRA: Efficient Continual Learning via Layer-Wise LoRAs Guided by a Hierarchical Gradient-Similarity Tree [52.44403214958304]
  本稿では階層的な勾配の類似性を利用して階層型アダプタを構築する新しい手法であるTreeLoRAを紹介する。 タスク類似度推定の計算負担を軽減するために,より低い信頼度境界に基づくアルゴリズムを開発するために,バンド手法を用いる。 視覚変換器 (ViTs) と大規模言語モデル (LLMs) の両方を用いた実験により, 提案手法の有効性と有効性を示す。
  論文  参考訳（メタデータ） (2025-06-12T05:25:35Z)
• Learning in Log-Domain: Subthreshold Analog AI Accelerator Based on Stochastic Gradient Descent [5.429033337081392]
  L2正規化(SGDr)を用いた勾配勾配勾配を用いたAI/MLトレーニングワークロードのための新しいアナログアクセラレータアーキテクチャを提案する。 提案した設計は,デジタル実装と比較してトランジスタ面積と消費電力の大幅な削減を実現している。 この研究は、チップ上でのトレーニング機能を備えたエネルギー効率の良いアナログAIハードウェアの道を開いた。
  論文  参考訳（メタデータ） (2025-01-22T19:26:36Z)
• TreeLUT: An Efficient Alternative to Deep Neural Networks for Inference Acceleration Using Gradient Boosted Decision Trees [0.6906005491572401]
  FPGA上での勾配向上決定木(GBDT)実装のためのオープンソースツールであるTreeLUTを提案する。 本稿では,複数のデータセットを分類し,超低域と遅延性の評価によく用いられるTreeLUTの有効性を示す。 以上の結果から,TreeLUTはハードウェア利用率,レイテンシ,スループットを,従来の作業に比べて競争精度で大幅に向上することがわかった。
  論文  参考訳（メタデータ） (2025-01-02T19:38:07Z)
• Convolutional Differentiable Logic Gate Networks [68.74313756770123]
  本稿では,論理ゲートネットワークを微分緩和により直接学習する手法を提案する。 私たちはこのアイデアに基づいて、深い論理ゲートツリーの畳み込みと論理ORプーリングによってそれを拡張します。 CIFAR-10では、6100万の論理ゲートのみを使用して86.29%の精度を実現し、SOTAよりも29倍の精度で改善した。
  論文  参考訳（メタデータ） (2024-11-07T14:12:00Z)
• Enhancing Dropout-based Bayesian Neural Networks with Multi-Exit on FPGA [20.629635991749808]
  本稿では,フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータを効率よく生成するアルゴリズムとハードウェアの共同設計フレームワークを提案する。 アルゴリズムレベルでは、計算とメモリのオーバーヘッドを低減した、新しいマルチエグジット・ドロップアウトベースのベイズNNを提案する。 ハードウェアレベルでは,提案する効率的なベイズNNのためのFPGAベースのアクセラレータを生成するための変換フレームワークを提案する。
  論文  参考訳（メタデータ） (2024-06-20T17:08:42Z)
• Improving Complex Reasoning over Knowledge Graph with Logic-Aware Curriculum Tuning [89.89857766491475]
  カリキュラムベースの論理認識型チューニングフレームワークであるLACTを提案する。 具体的には、任意の一階論理クエリをバイナリツリー分解によって拡張する。 広く使われているデータセットに対する実験では、LATは高度な手法よりも大幅に改善(平均+5.5% MRRスコア)し、新しい最先端技術を実現している。
  論文  参考訳（メタデータ） (2024-05-02T18:12:08Z)
• MATADOR: Automated System-on-Chip Tsetlin Machine Design Generation for Edge Applications [0.2663045001864042]
  本稿では,GUIインタフェースを備えた自動シリコンツールであるMATADORについて述べる。 モデルトレーニング、システムレベルの設計生成、設計検証、デプロイメントという、完全な開発パイプラインの自動化を提供する。 MATADOR加速器の設計は、最先端の量子化およびバイナリディープニューラルネットワークの実装と比較して最大13.4倍、最大7倍、最大2倍の電力効率を持つことが示されている。
  論文  参考訳（メタデータ） (2024-03-03T10:31:46Z)
• Logical blocks for fault-tolerant topological quantum computation [55.41644538483948]
  本稿では,プラットフォームに依存しない論理ゲート定義の必要性から,普遍的なフォールトトレラント論理の枠組みを提案する。 資源オーバーヘッドを改善するユニバーサル論理の新しいスキームについて検討する。 境界のない計算に好適な論理誤差率を動機として,新しい計算手法を提案する。
  論文  参考訳（メタデータ） (2021-12-22T19:00:03Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。