論文の概要: Implémentation Efficiente de Fonctions de Convolution sur FPGA à l'Aide de Blocs Paramétrables et d'Approximations Polynomiales

• arxiv url: http://arxiv.org/abs/2510.15930v1
• Date: Fri, 03 Oct 2025 15:58:20 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-26 16:57:26.45083
• Title: Implémentation Efficiente de Fonctions de Convolution sur FPGA à l'Aide de Blocs Paramétrables et d'Approximations Polynomiales
• Title（参考訳）: 畳み込み型FPGA à l'Aide de Blocs Paramétrables et d'Approximations Polynomiales の活用
• Authors: Philippe Magalhães, Virginie Fresse, Benoît Suffran, Olivier Alata,
• Abstract要約: フィールドプログラマブルゲートアレイ(FPGA)に畳み込みニューラルネットワーク(CNN)を実装することが、GPUに代わる有望な選択肢として浮上している。 本稿では、FPGAの実装を最適化し、利用可能なリソースに適応するために設計された畳み込みブロックのライブラリを提案する。 また、FPGA資源利用を予測する数学的モデルを開発するための方法論的フレームワークを提案する。
• 参考スコア（独自算出の注目度）: 0.3966519779235704
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Implementing convolutional neural networks (CNNs) on field-programmable gate arrays (FPGAs) has emerged as a promising alternative to GPUs, offering lower latency, greater power efficiency and greater flexibility. However, this development remains complex due to the hardware knowledge required and the long synthesis, placement and routing stages, which slow down design cycles and prevent rapid exploration of network configurations, making resource optimisation under severe constraints particularly challenging. This paper proposes a library of configurable convolution Blocks designed to optimize FPGA implementation and adapt to available resources. It also presents a methodological framework for developing mathematical models that predict FPGA resources utilization. The approach is validated by analyzing the correlation between the parameters, followed by error metrics. The results show that the designed blocks enable adaptation of convolution layers to hardware constraints, and that the models accurately predict resource consumption, providing a useful tool for FPGA selection and optimized CNN deployment.
• Abstract（参考訳）: フィールドプログラマブルゲートアレイ(FPGA)に畳み込みニューラルネットワーク(CNN)を実装することがGPUの有望な代替手段として現れ、レイテンシの低減、電力効率の向上、柔軟性の向上を実現している。 しかし、この開発はハードウェアの知識と長い合成、配置、ルーティングの段階のために複雑であり、設計サイクルを遅くし、ネットワーク構成の迅速な探索を防ぎ、特に厳しい制約下で資源最適化を困難にしている。 本稿ではFPGAの実装を最適化し,利用可能なリソースに適応するために設計された,構成可能な畳み込みブロックのライブラリを提案する。 また、FPGA資源利用を予測する数学的モデルを開発するための方法論的フレームワークを提案する。 この手法はパラメータ間の相関を解析して検証され、次にエラーメトリクスが続く。 その結果、設計したブロックはハードウェアの制約に畳み込み層の適応を可能にし、モデルがリソース消費を正確に予測し、FPGAの選択と最適化されたCNNデプロイメントに有用なツールを提供することを示した。

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