論文の概要: Exploring Topologies in Quantum Annealing: A Hardware-Aware Perspective
- arxiv url: http://arxiv.org/abs/2511.03327v1
- Date: Wed, 05 Nov 2025 09:45:56 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-11-06 18:19:32.398624
- Title: Exploring Topologies in Quantum Annealing: A Hardware-Aware Perspective
- Title（参考訳）: 量子アニーリングのトポロジを探る:ハードウェアを意識した視点
- Authors: Mario Bifulco, Luca Roversi,
- Abstract要約: ME(Minor Embedding)は、ハードウェア・アウェア・コンパイルの運用形態である。
本稿では,ノード数/ノード数/ノード数/ノード数の割合がME成功率に与える影響について検討する。
以上の結果から,Havel-Hakimi型トポロジーは平均して,小さければG_P$よりも短いクビット鎖を必要とすることが示唆された。
- 参考スコア（独自算出の注目度）: 0.10742675209112622
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Quantum Annealing (QA) offers a promising framework for solving NP-hard optimization problems, but its effectiveness is constrained by the topology of the underlying quantum hardware. Solving an optimization problem $P$ via QA involves a hardware-aware circuit compilation which requires representing $P$ as a graph $G_P$ and embedding it into the hardware connectivity graph $G_Q$ that defines how qubits connect to each other in a QA-based quantum processing unit (QPU). Minor Embedding (ME) is a possible operational form of this hardware-aware compilation. ME heuristically builds a map that associates each node of $G_P$ -- the logical variables of $P$ -- to a chain of adjacent nodes in $G_Q$ by means of one of its minors, so that the arcs of $G_P$ are preserved as physical connections among qubits in $G_Q$. The static topology of hardwired qubits can clearly lead to inefficient compilations because $G_Q$ cannot be a clique, currently. We propose a methodology and a set of criteria to evaluate how the hardware topology $G_Q$ can negatively affect the embedded problem, thus making the quantum optimization more sensible to noise. We evaluate the result of ME across two QPU topologies: Zephyr graphs (used in current D-Wave systems) and Havel-Hakimi graphs, which allow controlled variation of the average node degree. This enables us to study how the ratio `number of nodes/number of incident arcs per node' affects ME success rates to map $G_P$ into a minor of $G_Q$. Our findings, obtained through ME executed on classical, i.e. non-quantum, architectures, suggest that Havel-Hakimi-based topologies, on average, require shorter qubit chains in the minor of $G_P$, exhibiting smoother scaling of the largest embeddable $G_P$ as the QPU size increases. These characteristics indicate their potential as alternative designs for QA-based QPUs.
- Abstract（参考訳）: 量子アニーリング(QA)はNPハード最適化問題を解決するための有望なフレームワークを提供するが、その効果は基礎となる量子ハードウェアのトポロジーによって制約される。
QA経由での最適化問題$P$の解決には、QAベースの量子処理ユニット(QPU)で量子ビットが相互に接続する方法を定義するハードウェア接続グラフ$G_Q$に、P$をグラフとして表現し、それを埋め込むハードウェア対応回路コンパイルが必要となる。
ME(Minor Embedding)は、このハードウェア対応コンパイルの運用形態である。
MEは、$G_P$のそれぞれのノード --$P$の論理変数 -- を、その未成年者の1つによって、隣接するノードのチェーンである$G_Q$に関連付けるマップをヒューリスティックに構築し、$G_P$の弧は$G_Q$のクォービット間の物理的接続として保存される。
ハードワイヤキュービットの静的トポロジーは、現在、$G_Q$はcliqueではないため、明らかに非効率なコンパイルにつながる可能性がある。
本稿では,ハードウェアトポロジの$G_Q$が組込み問題に悪影響を及ぼすかを評価するための方法論と基準を提案する。
平均ノード次数の制御が可能なZephyr graph(現在のD-Waveシステムで使用される)とHavel-Hakimi graph(英語版)の2つのQPUトポロジーにおけるMEの結果を評価する。
これにより、'ノード数/ノード当たりのインシデントアーク数'がME成功率にどのように影響するかを調べ、$G_P$を$G_Q$のマイナーにマップする。
我々は,古典的,すなわち非量子アーキテクチャ上で実行されたMEを用いて得られた知見から,平均してHavel-Hakimiベースのトポロジは,QPUサイズが大きくなるにつれて,最大埋め込み可能な$G_P$のスムーズなスケーリングを実現するために,G_P$より短い量子ビットチェーンを必要とすることが示唆された。
これらの特徴は、QAベースのQPUの代替設計としての可能性を示している。
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