論文の概要: Delay Time Characterization on FPGA: A Low Nonlinearity, Picosecond Resolution Time-to-Digital Converter on 16-nm FPGA using Bin Sequence Calibration

• arxiv url: http://arxiv.org/abs/2511.05583v1
• Date: Wed, 05 Nov 2025 09:29:39 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-11 21:18:44.470655
• Title: Delay Time Characterization on FPGA: A Low Nonlinearity, Picosecond Resolution Time-to-Digital Converter on 16-nm FPGA using Bin Sequence Calibration
• Title（参考訳）: FPGA上の遅延時間特性:ビン列校正を用いた16nmFPGA上の低非線形・ピコ秒分解能ディジタルコンバータ
• Authors: Sunwoo Park, Byungkwon Park, Eunsung Kim, Jiwon Yune, Seungho Han, Seunggo Nam,
• Abstract要約: 本研究はFPGAベースのTDCの性能を大幅に向上させる2つの新しいハードウェア非依存の後処理技術を導入する。 POR と ITI は、コード密度テストデータを通して各時間ビンの部分順序を推定することで、欠落したコード問題に対処する。 ITIはさらに、マルチキャリブレーションされたタップされた遅延線(TDL)を単一の統合遅延連鎖にマージすることで、微細時間分解能を向上させる。
• 参考スコア（独自算出の注目度）: 1.9211034400077684
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: We present a Time-to-Digital Converter (TDC) implemented on a 16 nm Xilinx UltraScale Plus FPGA that achieves a resolution of 1.15 ps, RMS precision of 3.38 ps, a differential nonlinearity (DNL) of [-0.43, 0.24] LSB, and an integral nonlinearity (INL) of [-2.67, 0.15] LSB. This work introduces two novel hardware-independent post-processing techniques - Partial Order Reconstruction (POR) and Iterative Time-bin Interleaving (ITI) - that significantly enhance the performance of FPGA-based TDCs. POR addresses the missing code problem by inferring the partial order of each time bin through code density test data and directed acyclic graph (DAG) analysis, enabling near-complete recovery of usable bins. ITI further improves fine time resolution by merging multiple calibrated tapped delay lines (TDLs) into a single unified delay chain, achieving scalable resolution without resorting to averaging. Compared to state-of-the-art FPGA-based TDC architectures, the proposed methods deliver competitive or superior performance with reduced hardware overhead. These techniques are broadly applicable to high-resolution time measurement and precise delay calibration in programmable logic platforms.
• Abstract（参考訳）: 我々は16nmのXilinx UltraScale Plus FPGA上に実装されたTDC(Time-to-Digital Converter)について,解像度1.15 ps,RMS精度3.38 ps,[-0.43, 0.24] LSBの微分非線形性(DNL),および[-2.67, 0.15] LSBの積分非線形性(INL)を実現する。 本研究は、FPGAベースのTDCの性能を大幅に向上させる、ハードウェアに依存しない2つの新しい後処理技術である、部分順序再構成(POR)と反復時間ビンインターリーブ(ITI)を紹介する。 PORは、コード密度テストデータと有向非巡回グラフ(DAG)分析を通じて各タイムビンの部分順序を推定し、使用可能なビンのほぼ完全回復を可能にすることで、不足コード問題に対処する。 ITIはさらに、複数のキャリブレーションされたタップされた遅延線(TDL)を単一の統合遅延連鎖にマージすることで、細かな時間分解能を向上し、平均化に頼ることなくスケーラブルな解像度を実現する。 最新のFPGAベースのTDCアーキテクチャと比較して、提案手法はハードウェアオーバーヘッドを低減し、競争力や優れた性能を提供する。 これらの手法は、プログラム可能な論理プラットフォームにおける高分解能時間測定と正確な遅延校正に広く適用できる。

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