論文の概要: SkyEgg: Joint Implementation Selection and Scheduling for Hardware Synthesis using E-graphs
- arxiv url: http://arxiv.org/abs/2511.15323v1
- Date: Wed, 19 Nov 2025 10:39:45 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-11-20 15:51:28.764089
- Title: SkyEgg: Joint Implementation Selection and Scheduling for Hardware Synthesis using E-graphs
- Title（参考訳）: SkyEgg:Eグラフを用いたハードウェア合成のための共同実装選択とスケジューリング
- Authors: Youwei Xiao, Yuyang Zou, Yun Liang,
- Abstract要約: 実装の選択とスケジューリングを協調的に最適化する新しいハードウェア合成フレームワークSkyEggを提案する。
SkyEggはVitisで平均3.01倍のスピードアップを実現し、複雑な式では5.22倍に改善されている。
- 参考スコア（独自算出の注目度）: 2.363352915727704
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Hardware synthesis from high-level descriptions remains fundamentally limited by the sequential optimization of interdependent design decisions. Current methodologies, including state-of-the-art high-level synthesis (HLS) tools, artificially separate implementation selection from scheduling, leading to suboptimal designs that cannot fully exploit modern FPGA heterogeneous architectures. Implementation selection is typically performed by ad-hoc pattern matching on operations, a process that does not consider the impact on scheduling. Subsequently, scheduling algorithms operate on fixed selection solutions with inaccurate delay estimates, which misses critical optimization opportunities from appropriately configured FPGA blocks like DSP slices. We present SkyEgg, a novel hardware synthesis framework that jointly optimizes implementation selection and scheduling using the e-graph data structure. Our key insight is that both algebraic transformations and hardware implementation choices can be uniformly represented as rewrite rules within an e-graph, modeling the complete design space of implementation candidates to be selected and scheduled together. First, SkyEgg constructs an e-graph from the input program. It then applies both algebraic and implementation rewrites through equality saturation. Finally, it formulates the joint optimization as a mixed-integer linear programming (MILP) problem on the saturated e-graph. We provide both exact MILP solving and an efficient ASAP heuristic for scalable synthesis. Our evaluation on benchmarks from diverse applications targeting Xilinx Kintex UltraScale+ FPGAs demonstrates that SkyEgg achieves an average speedup of 3.01x over Vitis HLS, with improvements up to 5.22x for complex expressions.
- Abstract（参考訳）: 高レベルの記述からのハードウェア合成は、相互依存設計決定の逐次最適化によって、基本的に制限されている。
現状の高レベル合成(HLS)ツールを含む現在の手法では、スケジューリングから実装選択を人工的に分離し、現代のFPGAヘテロジニアスアーキテクチャを完全に活用できない準最適設計に繋がる。
実装の選択は通常、スケジューリングへの影響を考慮しない操作においてアドホックなパターンマッチングによって実行される。
その後、スケジューリングアルゴリズムは不正確な遅延推定を伴う固定選択ソリューションで動作し、DSPスライスのような適切な構成のFPGAブロックから重要な最適化の機会を逃す。
我々は,電子グラフデータ構造を用いた実装選択とスケジューリングを協調的に最適化する,新しいハードウェア合成フレームワークSkyEggを提案する。
我々の重要な洞察は、代数変換とハードウェア実装の選択の両方を電子グラフ内の書き直し規則として一様に表現することができ、実装候補の完全な設計空間をモデル化し、一緒に選択し、スケジュールすることです。
まず、SkyEggは入力プログラムから電子グラフを構築する。
その後、等式飽和により代数的および実装的書き直しを施す。
最後に、飽和電子グラフ上での混合整数線形プログラミング(MILP)問題として結合最適化を定式化する。
我々は、MILPの正確な解法と、スケーラブルな合成のための効率的なASAPヒューリスティックの両方を提供する。
Xilinx Kintex UltraScale+ FPGAをターゲットとした様々なアプリケーションによるベンチマーク評価の結果、SkyEggはVitis HLSよりも平均3.01倍の高速化を実現し、複雑な表現では5.22倍に向上した。
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