論文の概要: Towards Tensor Network Models for Low-Latency Jet Tagging on FPGAs

• arxiv url: http://arxiv.org/abs/2601.10801v1
• Date: Thu, 15 Jan 2026 19:04:49 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-01-19 20:21:50.264511
• Title: Towards Tensor Network Models for Low-Latency Jet Tagging on FPGAs
• Title（参考訳）: FPGAにおける低遅延ジェットタグのテンソルネットワークモデルに向けて
• Authors: Alberto Coppi, Ema Puljak, Lorenzo Borella, Daniel Jaschke, Enrique Rico, Maurizio Pierini, Jacopo Pazzini, Andrea Triossi, Simone Montangero,
• Abstract要約: 我々は体系的な研究を提示する。 ネットワーク遅延モデル。 フィールドゲートアレー(FPGA)と比較して、モデルが競争性能を達成する 全体として、この研究は可能性を強調している。 低レイテンシ環境での低効率なリソース推論のためのTNベースのモデル。
• 参考スコア（独自算出の注目度）: 0.48358268525420206
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We present a systematic study of Tensor Network (TN) models $\unicode{x2013}$ Matrix Product States (MPS) and Tree Tensor Networks (TTN) $\unicode{x2013}$ for real-time jet tagging in high-energy physics, with a focus on low-latency deployment on Field Programmable Gate Arrays (FPGAs). Motivated by the strict requirements of the HL-LHC Level-1 trigger system, we explore TNs as compact and interpretable alternatives to deep neural networks. Using low-level jet constituent features, our models achieve competitive performance compared to state-of-the-art deep learning classifiers. We investigate post-training quantization to enable hardware-efficient implementations without degrading classification performance or latency. The best-performing models are synthesized to estimate FPGA resource usage, latency, and memory occupancy, demonstrating sub-microsecond latency and supporting the feasibility of online deployment in real-time trigger systems. Overall, this study highlights the potential of TN-based models for fast and resource-efficient inference in low-latency environments.
• Abstract（参考訳）: 本研究では,高エネルギー物理におけるリアルタイムジェットタグ付けのためのテンソルネットワーク(TN)モデル$\unicode{x2013}$ Matrix Product States(MPS)およびTree Tensor Networks(TTN)$\unicode{x2013}$について,フィールドプログラマブルゲートアレイ(FPGA)の低遅延展開に着目した体系的研究を行う。 HL-LHC Level-1トリガーシステムの厳格な要求により、我々はTNをディープニューラルネットワークのコンパクトで解釈可能な代替品として検討する。 低レベルジェット構成特性を用いて,最先端のディープラーニング分類器と比較して競争性能が向上する。 学習後の量子化について検討し、分類性能やレイテンシを劣化させることなくハードウェア効率のよい実装を実現する。 最高のパフォーマンスモデルはFPGAリソース使用量、レイテンシ、メモリ占有率を推定するために合成され、マイクロ秒以下のレイテンシを示し、リアルタイムトリガシステムにおけるオンラインデプロイメントの実現可能性をサポートする。 本研究は,低レイテンシ環境下での高速かつ資源効率の推論のためのTNモデルの可能性を明らかにする。

関連論文リスト

• SFATTI: Spiking FPGA Accelerator for Temporal Task-driven Inference -- A Case Study on MNIST [39.79758414095764]
  スパイキングニューラルネットワーク(SNN)は、イベント駆動で時間的に疎らな性質のため、有望である。 本稿では,オープンソースのSpikeer+フレームワークを用いて手書き文字認識のための最適化SNNアクセラレータを生成する。
  論文  参考訳（メタデータ） (2025-07-04T08:22:13Z)
• Enhancing Dropout-based Bayesian Neural Networks with Multi-Exit on FPGA [20.629635991749808]
  本稿では,フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータを効率よく生成するアルゴリズムとハードウェアの共同設計フレームワークを提案する。 アルゴリズムレベルでは、計算とメモリのオーバーヘッドを低減した、新しいマルチエグジット・ドロップアウトベースのベイズNNを提案する。 ハードウェアレベルでは,提案する効率的なベイズNNのためのFPGAベースのアクセラレータを生成するための変換フレームワークを提案する。
  論文  参考訳（メタデータ） (2024-06-20T17:08:42Z)
• HARFLOW3D: A Latency-Oriented 3D-CNN Accelerator Toolflow for HAR on FPGA Devices [71.45672882756001]
  本研究では,3次元畳み込みニューラルネットワークをFPGAにマッピングするための,新しいストリーミングアーキテクチャベースのツールフローを提案する。 HARFLOW3Dツールフローは、ONNXフォーマットで3D CNNを入力し、FPGAの特性を記述する。 ツールフローが幅広いモデルやデバイスをサポートする能力は、様々な3D CNNとFPGAシステムペアに関する数多くの実験を通して示される。
  論文  参考訳（メタデータ） (2023-03-30T08:25:27Z)
• LL-GNN: Low Latency Graph Neural Networks on FPGAs for High Energy Physics [45.666822327616046]
  本研究は,粒子検出器のための低グラフニューラルネットワーク(LL-GNN)設計のための新しい再構成可能なアーキテクチャを提案する。 LL-GNNの設計は、洗練されたアルゴリズムが実験データを効率的に処理できるようにすることで、次世代のトリガーシステムを進化させる。
  論文  参考訳（メタデータ） (2022-09-28T12:55:35Z)
• NullaNet Tiny: Ultra-low-latency DNN Inference Through Fixed-function Combinational Logic [4.119948826527649]
  フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータは、グラフィックス処理ユニット/中央処理ユニットベースのプラットフォームを置き換える深刻な競争相手として注目を集めています。 本稿では,資源とエネルギー効率,超低遅延FPGAベースニューラルネットワークアクセラレータ構築のためのフレームワークであるNullaNet Tinyを提案する。
  論文  参考訳（メタデータ） (2021-04-07T00:16:39Z)
• Distance-Weighted Graph Neural Networks on FPGAs for Real-Time Particle Reconstruction in High Energy Physics [11.125632758828266]
  FPGA上で1$mumathrms未満のレイテンシで実行できる距離重み付きグラフネットワークの設計方法について論じる。 本研究では,粒子衝突型加速器で動作する次世代熱量計における粒子の再構成と同定に関連する代表的課題について考察する。 我々は、圧縮されたモデルをファームウェアに変換し、FPGA上で実装する。
  論文  参考訳（メタデータ） (2020-08-08T21:26:31Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。