論文の概要: Quantifying Gate Contribution in Quantum Feature Maps for Scalable Circuit Optimization

• arxiv url: http://arxiv.org/abs/2603.19805v1
• Date: Fri, 20 Mar 2026 09:44:07 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-23 19:48:39.091697
• Title: Quantifying Gate Contribution in Quantum Feature Maps for Scalable Circuit Optimization
• Title（参考訳）: スケーラブル回路最適化のための量子特徴写像におけるゲート寄与の定量化
• Authors: F. Rodríguez-Díaz, D. Gutiérrez-Avilés, A. Troncoso, F. Martínez-Álvarez,
• Abstract要約: 回路最適化手法としてゲートアセスメントと閾値アセスメント(GATE)が提案される。 GATEは、忠実度、絡み合い、感度を組み合わせることで、各ゲートの関連性を定量化する。 量子状態にアクセス可能なシミュレータ/エミュレータ環境と、実際のハードウェアの両方で定式化されている。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Quantum machine learning offers promising advantages for classification tasks, but noise, decoherence, and connectivity constraints in current devices continue to limit the efficient execution of feature map-based circuits. Gate Assessment and Threshold Evaluation (GATE) is presented as a circuit optimization methodology that reduces quantum feature maps using a novel gate significance index. This index quantifies the relevance of each gate by combining fidelity, entanglement, and sensitivity. It is formulated for both simulator/emulator environments, where quantum states are accessible, and for real hardware, where these quantities are estimated from measurement results and auxiliary circuits. The approach iteratively scans a threshold range, eliminates low-contribution gates, generates optimized quantum machine learning models, and ranks them based on accuracy, runtime, and a balanced performance criterion before final testing. The methodology is evaluated on real-world classification datasets using two representative quantum machine learning models, PegasosQSVM and Quantum Neural Network, in three execution scenarios: noise-free simulation, noisy emulation derived from an IBM backend, and real IBM quantum hardware. The structural impact of gate removal in feature maps is examined, compatibility with noise-mitigation techniques is studied, and the scalability of index computation is evaluated using approaches based on density matrices, matrix product states, tensor networks, and real-world devices. The results show consistent reductions in circuit size and runtime and, in many cases, preserved or improved predictive accuracy, with the best trade-offs typically occurring at intermediate thresholds rather than in the baseline circuits or in those compressed more aggressively.
• Abstract（参考訳）: 量子機械学習は、分類タスクに有望な利点を提供するが、現在のデバイスにおけるノイズ、デコヒーレンス、接続制約は、フィーチャーマップベースの回路の効率的な実行を制限し続ける。 ゲートアセスメントと閾値評価(GATE)は、新しいゲート重要度指数を用いて量子特徴写像を減少させる回路最適化手法として提示される。 この指標は、忠実度、絡み合い、感度を組み合わせて各ゲートの関連性を定量化する。 量子状態がアクセス可能なシミュレータ/エミュレータ環境と、測定結果と補助回路からこれらの量を推定する実際のハードウェアの両方で定式化されている。 アプローチはしきい値範囲を反復的にスキャンし、低コントリビューションゲートを排除し、最適化された量子機械学習モデルを生成し、最終テスト前の精度、ランタイム、バランスの取れたパフォーマンス基準に基づいてそれらをランク付けする。 この手法は、2つの代表的な量子機械学習モデルであるPegasosQSVMとQuantum Neural Networkを使用して、実世界の分類データセットに基づいて、ノイズフリーシミュレーション、IBMバックエンドから派生したノイズエミュレーション、および実際のIBM量子ハードウェアの3つの実行シナリオで評価される。 特徴写像におけるゲート除去の構造的影響について検討し,ノイズ緩和手法との整合性について検討し,密度行列,行列積状態,テンソルネットワーク,実世界のデバイスを用いて,指数計算のスケーラビリティを評価する。 その結果、回路サイズと実行時間の一貫した減少を示し、多くの場合、予測精度を保存または改善し、最も良いトレードオフはベースライン回路よりも中間のしきい値で発生し、より積極的に圧縮される。

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