論文の概要: UCAgent: An End-to-End Agent for Block-Level Functional Verification

• arxiv url: http://arxiv.org/abs/2603.25768v1
• Date: Thu, 26 Mar 2026 07:21:27 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-30 21:49:48.199772
• Title: UCAgent: An End-to-End Agent for Block-Level Functional Verification
• Title（参考訳）: UCAgent: ブロックレベル機能検証のためのエンドツーエンドエージェント
• Authors: Junyue Wang, Zhicheng Yao, Yan Pi, Xiaolong Li, Fangyuan Song, Jinru Wang, Yunlong Xie, Sa Wang, Yungang Bao,
• Abstract要約: 制約ランダムや形式的検証を含む従来の手法は、現代の半導体設計の複雑さの増大に追随する。 大規模言語モデル(Ms)の最近の進歩は、コード生成とタスク自動化の約束を示している。 本稿では,コア機構上のハードウェアブロックレベルの機能検証を自動化するエンドエージェントであるUPAgentを提案する。
• 参考スコア（独自算出の注目度）: 6.457681841963143
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Functional verification remains a critical bottleneck in modern IC development cycles, accounting for approximately 70% of total development time in many projects. However, traditional methods, including constrained-random and formal verification, struggle to keep pace with the growing complexity of modern semiconductor designs. While recent advances in Large Language Models (LLMs) have shown promise in code generation and task automation, significant challenges hinder the realization of end-to-end functional verification automation. These challenges include (i) limited accuracy in generating Verilog/SystemVerilog verification code, (ii) the fragility of LLMs when executing complex, multi-step verification workflows, and (iii) the difficulty of maintaining verification consistency across specifications, coverage models, and test cases throughout the workflow. To address these challenges, we propose UCAgent, an end-to-end agent that automates hardware block-level functional verification based on three core mechanisms. First, we establish a pure Python verification environment using Picker and Toffee to avoid relying on LLM-generated SystemVerilog verification code. Second, we introduce a configurable 31-stage fine-grained verification workflow to guide the LLM, where each stage is verified by an automated checker. Furthermore, we propose a Verification Consistency Labeling Mechanism (VCLM) that assigns hierarchical labels to LLM-generated artifacts, improving the reliability and traceability of verification. Experimental results show that UCAgent can complete end-to-end automated verification on multiple modules, including the UART, FPU, and integer divider modules, achieving up to 98.5% code coverage and up to 100% functional coverage. UCAgent also discovers previously unidentified design defects in realistic designs, demonstrating its practical potential.
• Abstract（参考訳）: 機能検証は現代のIC開発サイクルにおいて重要なボトルネックであり、多くのプロジェクトにおける開発時間の約70%を占めている。 しかし、制約付きランダムや形式的検証を含む従来の手法は、現代の半導体設計の複雑さの増大に追従するのに苦労している。 最近のLLM(Large Language Models)の進歩は、コード生成とタスク自動化の約束を示しているが、重要な課題は、エンドツーエンドの機能検証自動化の実現を妨げている。 これらの課題には (i)Verilog/SystemVerilog検証コードを生成する際の制限された精度。 (二)複雑多段階検証ワークフローの実行時のLCMの脆弱性、及び 3) ワークフロー全体にわたって仕様、カバレッジモデル、テストケース間の検証整合性を維持することの難しさ。 これらの課題に対処するために,ハードウェアブロックレベルの機能検証を3つのコア機構に基づいて自動化するエンドツーエンドエージェントであるUCAgentを提案する。 まず,LLM生成のSystemVerilog検証コードに依存することを避けるため,Picker と Toffee を用いた純Python検証環境を構築した。 第2に、自動チェッカーによって各ステージが検証されるLSMをガイドするために、設定可能な31ステージのきめ細かい検証ワークフローを導入する。 さらに,LLM生成物に階層ラベルを割り当てる検証一貫性ラベル機構(VCLM)を提案し,検証の信頼性とトレーサビリティを向上させる。 実験の結果、UCAgentはUART、FPU、整数分割モジュールを含む複数のモジュールでエンドツーエンドの自動検証を完了し、98.5%のコードカバレッジと100%の機能カバレッジを達成することができた。 UCAgentはまた、現実的なデザインの未確認設計の欠陥を発見し、その実用可能性を示した。

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