論文の概要: Hardware-Efficient Erasure Qubits With Superconducting Transmon Qutrits

• arxiv url: http://arxiv.org/abs/2604.08672v1
• Date: Thu, 09 Apr 2026 18:01:53 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-13 17:57:53.529426
• Title: Hardware-Efficient Erasure Qubits With Superconducting Transmon Qutrits
• Title（参考訳）: 超伝導トランジットを用いたハードウェア効率の良い消去ビット
• Authors: Bao-Jie Liu, Ying-Ying Wang, Yu-Xin Wang, Manthan Badbaria, Shruti Puri, Chen Wang,
• Abstract要約: 超伝導回路では、二重レール方式で消去量子ビットを構築することができる。 本研究では,トランスモン量子ビットを消去量子ビットとして動作させるハードウェア効率を実証する。 その結果、主流アーキテクチャは、すでに消去ベースのQEC戦略を実装している可能性が示唆された。
• 参考スコア（独自算出の注目度）: 6.360113677092959
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Quantum error correction using erasure qubits offers higher fault-tolerant thresholds and improved scaling by converting dominant physical errors into detectable erasures. In superconducting circuits, erasure qubits can be constructed using the dual-rail approach, which, however, requires additional qubit-count overhead and tailored coupling elements. Here, we demonstrate a hardware-efficient scheme that operates transmon qutrits as erasure qubits, which is compatible with standard superconducting circuit-QED hardware. The logical states $\ket{0_\text{L}}$ and $\ket{1_\text{L}}$ are represented by the ground and second excited states, while the dominant relaxation errors can be detected via an ancilla qubit using a microwave-activated two-qutrit SWAP gate. We demonstrate a logical qubit $T_1$ lifetime exceeding $500\,μ\mathrm{s}$, post-selected with repeated mid-circuit erasure detection, which is ten times longer than the $T_1$ time of the transmon physical qubit. Coherence times beyond $300\,μ\mathrm{s}$ are achieved using dynamical decoupling. Single-qubit gate operations reach average Clifford gate infidelity on the order of $10^{-4}$. We further demonstrate dual-purposing an ancilla qubit for both erasure detection and parity checking, showing heralded generation of Bell states between erasure qubits. These results suggest that mainstream architectures of transmon qubit arrays may already be capable of implementing erasure-based QEC strategies for hardware-efficient fault-tolerant quantum computing.
• Abstract（参考訳）: 消去量子ビットを用いた量子誤差補正により、耐故障しきい値が高くなり、物理誤差を検出可能な消去値に変換することによりスケーリングが向上する。 超伝導回路では、二重レール方式で消去量子ビットを構築できるが、これは追加の量子ビット数オーバーヘッドと調整された結合要素を必要とする。 本稿では,標準的な超伝導回路-QEDハードウェアと互換性のある消去量子ビットとして,トランスモン量子ビットを動作させるハードウェア効率を実証する。 論理状態 $\ket{0_\text{L}}$ と $\ket{1_\text{L}}$ は基底状態と第2の励起状態で表され、支配的な緩和誤差はマイクロ波活性化2量子ゲートを用いてアンシラ量子ビットで検出される。 論理量子ビットの寿命が500\,μ\mathrm{s}$を超えることを示す。 300\,μ\mathrm{s}$を超えるコヒーレンス時間は動的デカップリングによって達成される。 シングルキュービットゲート演算は、平均クリフォードゲート不忠実度を10^{-4}$の順序で達成する。 さらに,消去検出とパリティチェックのためのアンシラキュービットを二重置換し,消去キュービット間のベル状態の有意な生成を示す。 これらの結果は、トランスモン量子ビットアレイの主流アーキテクチャは、ハードウェア効率の良いフォールトトレラント量子コンピューティングのための消去ベースのQEC戦略を既に実装可能であることを示唆している。

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