論文の概要: FPGA-Based Hardware Architecture for Contrast Maximization in Event-Based Vision
- arxiv url: http://arxiv.org/abs/2605.09581v1
- Date: Sun, 10 May 2026 14:43:22 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-05-12 23:28:50.321421
- Title: FPGA-Based Hardware Architecture for Contrast Maximization in Event-Based Vision
- Title（参考訳）: イベントベースビジョンにおけるコントラスト最大化のためのFPGAベースのハードウェアアーキテクチャ
- Authors: Michal Filipkowski, Marcin Kowalczyk, Tomasz Kryjak,
- Abstract要約: 本稿では,イベントベース視覚システムのためのFPGA(Field-Programmable Gate Array)リソースにコントラスト最大化(CM)アルゴリズムを実装した。
CMは、非同期イベントストリームから再構成されたIWE(Image of Warped Events)のコントラストを最大化することで、動きパラメータを推定する。
- 参考スコア（独自算出の注目度）: 6.5634294752297775
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: This paper presents a hardware architecture that implements the Contrast Maximization (CM) algorithm in Field-Programmable Gate Array (FPGA) resources for event-based vision systems. CM estimates motion parameters by maximizing the contrast of an Image of Warped Events (IWE) reconstructed from asynchronous event streams. Event-based vision sensors generate sparse data with high temporal resolution and low spatial redundancy, which makes them well suited for hardware processing. The deterministic, massively parallel structure of the FPGA is leveraged to design a deeply pipelined architecture capable of high-throughput, energy-efficient processing suitable for real-time embedded applications. This paper details the hardware modules responsible for event warping, contrast computation, and iterative optimization, discusses key implementation decisions, and presents the hardware-aware optimization method used in the design. Experimental results demonstrate a substantial speed and efficiency improvement over CPU- and GPU-based implementations, with motion parameter estimation executing over 200 times faster. To the best of our knowledge, this is the first hardware architecture enabling acceleration of CM algorithm computations. Its performance is evaluated in terms of processing speed, energy efficiency, and hardware resource utilization. The proposed design is validated using an event-based object tracking application. The results confirm that the architecture provides a solid foundation for real-time motion estimation in high-speed, low-power embedded systems.
- Abstract（参考訳）: 本稿では,イベントベースビジョンシステムのためのFPGA(Field-Programmable Gate Array)リソースにコントラスト最大化(CM)アルゴリズムを実装したハードウェアアーキテクチャを提案する。
CMは、非同期イベントストリームから再構成されたIWE(Image of Warped Events)のコントラストを最大化することで、動きパラメータを推定する。
イベントベースの視覚センサは、時間分解能が高く空間冗長性が低いスパースデータを生成し、ハードウェア処理に適している。
FPGAの決定論的、大規模並列構造を利用して、リアルタイム組み込みアプリケーションに適した高スループットでエネルギー効率の高い処理が可能な深いパイプラインアーキテクチャを設計する。
本稿では,イベントワーピング,コントラスト計算,反復最適化に責任を負うハードウェアモジュールについて詳述し,重要な実装決定について議論し,設計に使用されるハードウェア・アウェア・最適化手法を提案する。
実験により、CPUおよびGPUベースの実装よりも大幅に高速で効率が向上し、モーションパラメータ推定が200倍以上高速に実行された。
我々の知る限りでは、CMアルゴリズム計算の高速化を可能にする最初のハードウェアアーキテクチャである。
その性能は、処理速度、エネルギー効率、ハードウェアリソース利用の観点から評価されている。
提案手法はイベントベースのオブジェクト追跡アプリケーションを用いて検証する。
その結果、このアーキテクチャは、高速で低消費電力な組込みシステムにおいて、リアルタイムな動き推定の基盤となることが確認された。
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