論文の概要: Memory-Centric Computing: Security Benefits and Challenges of Processing-in-DRAM

• arxiv url: http://arxiv.org/abs/2606.20786v1
• Date: Thu, 18 Jun 2026 17:59:05 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-26 12:50:38.958287
• Title: Memory-Centric Computing: Security Benefits and Challenges of Processing-in-DRAM
• Title（参考訳）: メモリ中心コンピューティング:DRAMにおけるセキュリティのメリットと課題
• Authors: Ismail Emir Yuksel, F. Nisa Bostanci, Ataberk Olgun, Onur Mutlu,
• Abstract要約: プロセッサ中心のコンピューティングからメモリ中心のコンピューティングへのシフトは、システムのセキュリティにとって重要かつ過小評価された結果をもたらす。 メモリをばかげた非アクティブなストアからアクティブなコンピューティング基板に変えることは、システムセキュリティのメリットと課題をもたらす。 新しい最先端のDRAMベースの真の乱数生成器は、最大16.05Gb/sのスループットと、従来の最先端よりも5.75%低い評価レイテンシを持つ物理的非拘束関数を提供する。
• 参考スコア（独自算出の注目度）: 7.516707992817185
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Today's computing systems are processor-centric: they require frequent data movement between processing elements (e.g., CPU) and main memory (DRAM), leading to significant inefficiencies in performance and energy consumption. Memory-centric computing instead moves computation to the data, enabling computation capability in and near all places where data is generated and stored, and greatly reducing the performance and energy overheads of data access and data movement. This shift from a processor-centric to a memory-centric paradigm has important and underexplored consequences for system security. Turning memory from a dumb, inactive store into an active computing substrate introduces benefits as well as challenges for system security: it can provide new in-memory security primitives and also reduce data exposure, but it can also expose new attack surfaces. This work discusses the security benefits and challenges of memory-centric computing, specifically Processing-in-DRAM (PiD), a paradigm where the operational characteristics of a DRAM chip are exploited and enhanced to perform computation on data stored in DRAM. Specifically, we describe 1) new state-of-the-art DRAM-based true random number generators that provide up to 16.05 Gb/s throughput and physical unclonable functions with 5.75% lower evaluation latency than the prior state-of-the-art, both on real DRAM chips and 2) two key security challenges of PiD: amplified DRAM read disturbance (e.g., 158x reduction in the minimum number of DRAM accesses required to induce the first bitflip) and high throughput memory timing channels (e.g., a communication throughput of 14.8Mb/s). We believe it is time to design, use, and program DRAM, and in general memory, not as an inactive storage substrate, but as a combined computation, storage, and security substrate, where computational capability, storage density, and security are all key goals.
• Abstract（参考訳）: 現在のコンピューティングシステムはプロセッサ中心であり、処理要素(例えばCPU)とメインメモリ(DRAM)の間で頻繁にデータ移動を必要とするため、性能とエネルギー消費に大きな非効率をもたらす。 メモリ中心のコンピューティングは代わりにデータに計算を移動させ、データ生成および格納されるすべての場所における計算能力を可能にし、データアクセスとデータ移動のパフォーマンスとエネルギーオーバーヘッドを大幅に削減する。 プロセッサ中心のパラダイムからメモリ中心のパラダイムへのこのシフトは、システムセキュリティにとって重要かつ過小評価された結果をもたらす。 メモリを愚かで不活性なストアからアクティブなコンピューティング基板に変えることは、システムセキュリティの課題と同様に利点をもたらす。新しいインメモリセキュリティプリミティブを提供し、データ露出を減らすことができるが、新たな攻撃面を公開することもできる。 本稿では,メモリ中心コンピューティングのセキュリティ上のメリットと課題について論じる。特に,DRAMに格納されたデータに対して,DRAMチップの動作特性を活用・拡張するパラダイムであるProcessing-in-DRAM(PiD)について述べる。 具体的には 1)新しい最先端DRAMベースの真の乱数生成装置で、最大16.05Gb/sのスループットと物理非拘束機能を実現し、実DRAMチップと実DRAMチップの両方で、従来よりも5.75%低い評価レイテンシを持つ。 2) 増幅DRAM読み取り障害(第1ビットフリップを誘導するために必要な最小DRAMアクセス数の158倍削減)と高スループットメモリタイミングチャネル(例えば通信スループット14.8Mb/s)である。 我々は、DRAMを設計、使用、プログラムする時であり、一般的なメモリでは、非アクティブなストレージ基板ではなく、計算能力、ストレージ密度、セキュリティがすべて重要な目標である計算、ストレージ、セキュリティ基板の組み合わせであると考えている。

関連論文リスト

• A Modern Large-Scale Memory Characterization Laboratory [7.215824168819721]
  DRAM理解のための大規模DRAM評価実験について述べる。 この研究所の重要なビルディングブロックはDRAM Benderである。
  論文  参考訳（メタデータ） (2026-06-11T08:49:31Z)
• RoboMemArena: A Comprehensive and Challenging Robotic Memory Benchmark [49.16825786282095]
  記憶はロボットインテリジェンスにとって重要な要素であり、ロボットは長期のタスクを達成するために過去の観察と行動に頼る必要がある。 既存のロボットメモリベンチマークには、メモリ形成のためのマルチモーダルアノテーションがなく、タスクカバレッジと構造的複雑さが制限されており、実際の評価なしにシミュレーションに制限されている。 このギャップに対処するため、26タスクの大規模ベンチマークであるRoboMemArenaでは、タスク毎の平均軌道長が1,000ステップを超え、サブタスクの68.9%がメモリ依存である。
  論文  参考訳（メタデータ） (2026-05-11T17:54:49Z)
• LightMem: Lightweight and Efficient Memory-Augmented Generation [72.21680105265824]
  我々は、メモリシステムの性能と効率のバランスをとるLightMemという新しいメモリシステムを紹介した。 人間の記憶のアトキンソン・シフリンモデルにインスパイアされたLightMemは、メモリを3つの相補的なステージにまとめる。 GPTとQwenのバックボーンを用いたLongMemEvalの実験では、LightMemは高いベースライン(最大10.9%のゲイン)を上回り、トークンの使用量を最大117倍に削減している。
  論文  参考訳（メタデータ） (2025-10-21T17:58:17Z)
• Hardware-software co-exploration with racetrack memory based in-memory computing for CNN inference in embedded systems [54.045712360156024]
  レーストラックメモリは、データ密度の高い製造を可能にする不揮発性技術である。 メモリセルを持つインメモリ演算回路は、メモリ密度と電力効率の両方に影響を与える。 レーストラックメモリに最適化された効率的なインメモリ畳み込みニューラルネットワーク(CNN)アクセラレータを提案する。
  論文  参考訳（メタデータ） (2025-07-02T07:29:53Z)
• Enabling Efficient and Scalable DRAM Read Disturbance Mitigation via New Experimental Insights into Modern DRAM Chips [0.0]
  ストレージ密度は、システムレベルの攻撃によって悪用される回路レベルの脆弱性であるDRAM読み取り障害を悪化させる。 既存の防御は効果がないか、違法に高価である。 1)DRAMベースのシステムの保護は、技術スケーリングが読み取り障害の脆弱性を増大させるにつれてコストが高くなり、2)既存のソリューションの多くはDRAM内部の独自知識に依存している。
  論文  参考訳（メタデータ） (2024-08-27T13:12:03Z)
• Efficient and accurate neural field reconstruction using resistive memory [52.68088466453264]
  デジタルコンピュータにおける従来の信号再構成手法は、ソフトウェアとハードウェアの両方の課題に直面している。 本稿では,スパース入力からの信号再構成のためのソフトウェア・ハードウェア協調最適化を用いた体系的アプローチを提案する。 この研究は、AI駆動の信号復元技術を進歩させ、将来の効率的で堅牢な医療AIと3Dビジョンアプリケーションへの道を開く。
  論文  参考訳（メタデータ） (2024-04-15T09:33:09Z)
• RelayAttention for Efficient Large Language Model Serving with Long System Prompts [59.50256661158862]
  本稿では,長いシステムプロンプトを含むLCMサービスの効率を向上させることを目的とする。 これらのシステムプロンプトの処理には、既存の因果注意アルゴリズムにおいて、大量のメモリアクセスが必要である。 本稿では,DRAMから入力トークンのバッチに対して,DRAMから隠れた状態を正確に1回読み取ることのできるアテンションアルゴリズムであるRelayAttentionを提案する。
  論文  参考訳（メタデータ） (2024-02-22T18:58:28Z)
• Self-Managing DRAM: A Low-Cost Framework for Enabling Autonomous and Efficient in-DRAM Operations [7.663876942368506]
  本稿では,自律的なDRAM保守操作を可能にする,低コストなDRAMアーキテクチャであるSelf-Managing DRAM(SMD)を提案する。 SMDは、メモリコントローラからチップへのメンテナンス操作を制御する責任を負う。 DDRxインタフェースに新しいピンを追加することなく、低レイテンシで実装可能であることを示す。
  論文  参考訳（メタデータ） (2022-07-27T08:27:10Z)
• SmartDeal: Re-Modeling Deep Network Weights for Efficient Inference and Training [82.35376405568975]
  ディープニューラルネットワーク(DNN)は重いパラメータ化を伴い、ストレージ用の外部動的ランダムアクセスメモリ(DRAM)につながります。 We present SmartDeal (SD), a algorithm framework to trade high-cost memory storage/ access for lower-cost compute。 SDは貯蔵および訓練エネルギーの10.56xそして4.48x減少、最先端の訓練のベースラインと比較される無視可能な正確さの損失をもたらすことを示します。
  論文  参考訳（メタデータ） (2021-01-04T18:54:07Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。