Fugu-MT 論文翻訳(概要): Enabling Efficient and Scalable DRAM Read Disturbance Mitigation via New Experimental Insights into Modern DRAM Chips

論文の概要: Enabling Efficient and Scalable DRAM Read Disturbance Mitigation via New Experimental Insights into Modern DRAM Chips

arxiv url: http://arxiv.org/abs/2408.15044v1
Date: Tue, 27 Aug 2024 13:12:03 GMT
ステータス: 処理完了
システム内更新日: 2024-08-28 13:43:53.399948
Title: Enabling Efficient and Scalable DRAM Read Disturbance Mitigation via New Experimental Insights into Modern DRAM Chips
Title（参考訳）: 最新のDRAMチップの実験的考察による高効率かつスケーラブルなDRAM読み取り外乱低減
Authors: Abdullah Giray Yağlıkçı,
Abstract要約: ストレージ密度は、システムレベルの攻撃によって悪用される回路レベルの脆弱性であるDRAM読み取り障害を悪化させる。既存の防御は効果がないか、違法に高価である。 1)DRAMベースのシステムの保護は、技術スケーリングが読み取り障害の脆弱性を増大させるにつれてコストが高くなり、2)既存のソリューションの多くはDRAM内部の独自知識に依存している。
参考スコア（独自算出の注目度）: 0.0
License: http://creativecommons.org/licenses/by/4.0/
Abstract: Increasing storage density exacerbates DRAM read disturbance, a circuit-level vulnerability exploited by system-level attacks. Unfortunately, existing defenses are either ineffective or prohibitively expensive. Efficient mitigation is critical to ensure robust (reliable, secure, and safe) execution in future DRAM-based systems. This dissertation tackles two problems: 1) protecting DRAM-based systems becomes more expensive as technology scaling increases read disturbance vulnerability, and 2) many existing solutions depend on proprietary knowledge of DRAM internals. First, we build a detailed understanding of DRAM read disturbance by rigorously characterizing off-the-shelf modern DRAM chips under varying 1) temperatures, 2) memory access patterns, 3) in-chip locations, and 4) voltage. Our novel observations demystify the implications of large DRAM read disturbance variation on future DRAM read disturbance attacks and solutions. Second, we propose new mechanisms that mitigate read disturbance bitflips efficiently and scalably by leveraging insights into DRAM chip design: 1) subarray-level parallelism and 2) variation in read disturbance across DRAM rows in off-the-shelf DRAM chips. Third, we propose a novel solution that mitigates DRAM read disturbance by selectively throttling unsafe memory accesses that might otherwise cause read disturbance bitflips without proprietary knowledge of DRAM chip internals. We demonstrate that it is possible to mitigate DRAM read disturbance efficiently and scalably with worsening DRAM read disturbance by 1) building a detailed understanding of DRAM read disturbance, 2) leveraging insights into DRAM chips, and 3) devising novel solutions that do not require proprietary knowledge of DRAM chip internals. Our experimental insights and solutions enable future works targeting robust memory systems.
Abstract（参考訳）: ストレージ密度の増大は、システムレベルの攻撃によって悪用される回路レベルの脆弱性であるDRAM読み取り障害を悪化させる。残念ながら、既存の防御は効果がないか、違法に高価である。効率的な緩和は、将来のDRAMベースのシステムで堅牢(信頼性、安全、安全)な実行を保証するために重要である。この論文は2つの問題に取り組む。 1)DRAMベースのシステムの保護は、読取障害の脆弱性が増大するにつれてコストが高くなる。 2) 既存のソリューションの多くはDRAM内部の独自知識に依存している。まず、市販のDRAMチップをさまざまな条件で厳格に特徴付けることにより、DRAM読み出し障害の詳細な理解を構築する。 1) 温度, 温度 2)メモリアクセスパターン 3)チップ内の場所,及び 4) であった。我々の新しい観察は、将来のDRAM読み出し外乱攻撃と解に対する大きなDRAM読み出し外乱変動の影響を実証するものである。第二に、DRAMチップ設計における洞察を活用することにより、読み出し障害のビットフリップを効率よく、そして、より精力的に軽減する新しいメカニズムを提案する。 1)サブアレイレベルの並列性と 2) 市販DRAMチップにおけるDRAM列間の読み出し障害の変化第3に、DRAMチップ内部の独自知識を必要とせず、読み出し障害のビットフリップを引き起こす可能性のある、安全でないメモリアクセスを選択的に絞り込むことにより、DRAM読み取り障害を緩和する新しいソリューションを提案する。我々は、DRAM読み出し障害を悪化させることにより、DRAM読み出し障害を効率よく、かつ確実に軽減できることを実証した。 1)DRAM読み出し障害の詳細な理解の構築。 2)DRAMチップの洞察の活用 3) DRAMチップ内部の独自知識を必要としない新しいソリューションを開発する。私たちの実験的な洞察と解決策は、堅牢なメモリシステムをターゲットにした将来の作業を可能にします。

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