論文の概要: Structure-Aware Compilation for Scalable Neutral-Atom Quantum Computing

• arxiv url: http://arxiv.org/abs/2607.01787v1
• Date: Thu, 02 Jul 2026 07:01:02 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-03 19:45:08.713609
• Title: Structure-Aware Compilation for Scalable Neutral-Atom Quantum Computing
• Title（参考訳）: スケーラブル中性原子量子コンピューティングのための構造認識コンパイル
• Abstract要約: 我々は、中性原子配列上の構造化量子ゲートファミリーのコンパイルについて検討する。 単一量子ゲートに対しては、行列レベルでのゲートファミリーの代数的構造を利用する。 制御Z(C-Z)ゲートに対しては、グラフ理論モデルを用いて輸送スケジューリング問題を定式化する。
• 参考スコア（独自算出の注目度）: 1.0874100424278175
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We study the compilation of structured quantum gate families on two-dimensional neutral-atom arrays, aiming to reduce addressing and transport overhead under realistic hardware constraints. For single-qubit gates, we exploit the algebraic structures of gate families at the matrix level, enabling efficient rank-one decompositions over appropriate algebraic structures and thereby reducing the number of addressing layers. For controlled-Z (C-Z) gates, we formulate the transport scheduling problem using graph-theoretic models, leading to efficient compilation algorithms under realistic transport constraints. We provide provable performance guarantees for the proposed methods and validate them through extensive numerical experiments. Across representative single-qubit gate families, our methods reduce the number of addressing layers by up to a factor of two compared with naïve row- or column-wise implementations. For C-Z gates, our scheduling strategy reduces the required number of atom transport operations by approximately 50\%. When applied to QAOA circuits for MaxCut, the proposed framework reduces transport cost by more than 30\% on average. These results show that the physical constraints of neutral-atom hardware can be converted into algebraic and graph-theoretic structure, turning a hardware-level scheduling bottleneck into tractable decomposition and coloring problems.
• Abstract（参考訳）: 本研究では,2次元中性原子アレイ上に構築された量子ゲートファミリーのコンパイルについて検討し,現実的なハードウェア制約下でのアドレス処理と転送オーバーヘッドを低減することを目的とした。 単一量子ゲートに対しては、行列レベルでのゲートファミリーの代数的構造を利用し、適切な代数的構造に対する効率的なランクワン分解を可能にし、それによってアドレス層の数を減らす。 制御Z(C-Z)ゲートに対しては、グラフ理論モデルを用いて輸送スケジューリング問題を定式化し、現実的な輸送制約の下で効率的なコンパイルアルゴリズムを実現する。 本稿では,提案手法の性能保証を行い,広範囲な数値実験により検証する。 代表的なシングルキュービットゲートファミリ全体において,本手法は,ナイーブ行実装や列ワイド実装と比較して,アドレス層数を最大2倍に削減する。 C-Zゲートの場合、我々のスケジューリング戦略は、必要な原子輸送操作数を約50%削減する。 MaxCut の QAOA 回路に適用した場合,提案手法は輸送コストを平均で 30 % 以上削減する。 これらの結果は、中性原子ハードウェアの物理的制約を代数的およびグラフ的構造に変換し、ハードウェアレベルのスケジューリングボトルネックを抽出可能な分解および着色問題に変換することを示している。

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