論文の概要: Parallelizable Exact Synthesis of Quantum Circuits via Semi-Tensor Product
- arxiv url: http://arxiv.org/abs/2607.24195v1
- Date: Mon, 27 Jul 2026 09:14:53 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-07-28 22:34:15.374836
- Title: Parallelizable Exact Synthesis of Quantum Circuits via Semi-Tensor Product
- Title（参考訳）: セミテンソル生成物による量子回路の並列化可能な励起合成
- Abstract要約: 本稿では、CNOTと無方向性位相回路の正確なフレームワークを紹介する。
部分ゲート位相を列挙し、欠落するゲート方向を別々に解くことにより、両方のステージを並列化することができる。
我々のアルゴリズムは、QASMの89%のケースにおいてSATベースのアプローチよりも優れている。
- 参考スコア（独自算出の注目度）: 5.247996019685446
- License: http://creativecommons.org/licenses/by-nc-nd/4.0/
- Abstract: Exact synthesis is a useful tool in quantum compilation by providing optimal alternative implementations of small circuit shards and is widely used as a circuit re-synthesis optimization kernel. However, existing exact synthesis methods suffer from encoding overhead, poor parallel scalability, and memory bottlenecks. This paper introduces a parallel exact synthesis framework for CNOT and phase polynomial circuits, which is based on the semi-tensor product (STP) theory of matrices. By enumerating undirected partial-gate topologies and solving the missing gate directions separately, we are able to parallelize both stages and achieve a parallel speedup of up to $12.8\times$ with 32 workers on this NP-hard problem. More specifically, for each topology, the circuit semantics are converted into canonical STP formulas, and feasibility is decided by a right-to-left factorization procedure that removes infeasible direction assignments. On randomly generated synthesis targets, STP is typically $100\times-1000\times$ faster than the SAT-based baseline on small instances, and remains competitive for more difficult instances. When integrated in a real-world circuit optimization workflow, our algorithm outperforms the SAT-based approach on 89% of cases in QASMBench, and achieves a median speedup of $1.91\times$.
- Abstract（参考訳）: エクサクソン合成は、小さな回路シャードの最適な代替実装を提供することによって量子コンパイルにおいて有用なツールであり、回路再合成最適化カーネルとして広く利用されている。
しかし、既存の正確な合成手法は、オーバヘッドの符号化、並列スケーラビリティの低下、メモリボトルネックに悩まされている。
本稿では、行列の半テンソル積(STP)理論に基づいて、CNOTと位相多項式回路の並列正確な合成フレームワークを提案する。
方向のない部分ゲート位相を列挙し、ゲート方向を別々に解くことにより、両ステージを並列化し、最大12.8\times$の並列スピードアップを達成できる。
より具体的には、各トポロジについて、回路意味論を標準STP式に変換し、実現不可能な方向割り当てを除去する右から左への分解手順によって実現可能性を決定する。
ランダムに生成された合成ターゲットでは、STPは通常100\times-1000\times$小インスタンスのSATベースのベースラインよりも高速で、より難しいインスタンスに対しては競争力がある。
実世界の回路最適化ワークフローに統合した場合、我々のアルゴリズムはQASMBenchの89%のケースにおいてSATベースのアプローチよりも優れ、中央値の1.91\times$を達成している。
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