論文の概要: Bit-Accurate FPGA Evaluation of Learned Feature Gating in a Fixed-Point Fourier-Feature Automatic Modulation Classifier

• arxiv url: http://arxiv.org/abs/2607.24568v1
• Date: Mon, 27 Jul 2026 15:36:06 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-28 22:34:15.481433
• Title: Bit-Accurate FPGA Evaluation of Learned Feature Gating in a Fixed-Point Fourier-Feature Automatic Modulation Classifier
• Title（参考訳）: 固定点フーリエ機能自動変調分類器における学習特徴ゲーティングのビット精度FPGAによる評価
• Abstract要約: この研究は、24のスパースDFTエネルギー特性、8の位相/統計特性、32から128から11の多層パーセプトロンを用いて、コンパクトな固定点分類におけるトレードオフを測定する。 ゲーテッドモデルとアンゲートモデルは、トレーニング後の量子化(PTQ)と量子化対応トレーニング(QAT)でトレーニングされる。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Learned feature reweighting can improve automatic modulation classification (AMC) in software, but the same operation introduces additional arithmetic and latency when implemented on an FPGA. This work measures that trade-off in a compact fixed-point classifier using 24 sparse DFT-energy features, 8 phase/statistical features, and a 32-to-128-to-11 multilayer perceptron. A second architecture inserts a learned 32-element, 8-bit, input-dependent gate before the classifier. Gated and ungated models are trained using post-training quantization (PTQ) and quantization-aware training (QAT) with two matched training seeds. The resulting eight checkpoints are compiled independently for an Intel Cyclone V FPGA and evaluated over 352,000 physical-board classifications. Ungated models achieve higher test accuracy in all four matched gate comparisons, with mean gated-minus-ungated differences of -0.784 percentage points under PTQ and -0.616 percentage points under QAT. The effect of QAT changes direction between the two training seeds. In hardware, the gate adds an average of 1,318 adaptive logic modules (ALMs), 1,557 registers, 4 DSP blocks, and 3,140 processing cycles. All 352,000 board predictions agree exactly with an independent integer reference, and 3,760 captured intermediate values from one training seed also match. For this feature representation and implementation, learned gating increases FPGA cost without improving classification accuracy.
• Abstract（参考訳）: 学習された機能再重み付けは、ソフトウェアにおける自動変調分類(AMC)を改善することができるが、FPGA上で実装された場合、演算と遅延が追加される。 この研究は、24のスパースDFTエネルギー特徴、8の位相/統計特徴、32から128から11の多層パーセプトロンを用いて、コンパクトな固定点分類器におけるトレードオフを測定する。 第2のアーキテクチャは、学習した32要素、8ビットの入力依存ゲートを分類器の前に挿入する。 ゲーテッドモデルとアンゲートモデルは、トレーニング後の量子化(PTQ)と量子化対応トレーニング(QAT)でトレーニングされる。 その結果得られた8つのチェックポイントは、Intel Cyclone V FPGA用に独立してコンパイルされ、352,000以上の物理ボード分類が評価される。 アンゲートモデルでは、4つの整合ゲートの比較において、PTQでは-0.784パーセンテージ、QATでは-0.616パーセンテージの差の平均ゲート-ミナス演算差がより高い。 QATの効果は2つの訓練種子間の方向を変化させる。 ハードウェアでは、1,318の適応論理モジュール(ALM)、1,557のレジスタ、4のDSPブロック、3,140の処理サイクルが追加されている。 352,000のボード予測はすべて、独立した整数参照と完全に一致しており、トレーニングシードの3,760の中間値も一致している。 この特徴表現と実装のために、学習ゲーティングは、分類精度を向上することなくFPGAコストを増大させる。

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