論文の概要: BitLogic: Training Framework for Gradient-Based FPGA-Native Neural Networks
- arxiv url: http://arxiv.org/abs/2602.07400v1
- Date: Sat, 07 Feb 2026 06:32:44 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-02-10 20:26:24.604584
- Title: BitLogic: Training Framework for Gradient-Based FPGA-Native Neural Networks
- Title（参考訳）: BitLogic: グラディエントベースFPGAネイティブニューラルネットワークのトレーニングフレームワーク
- Authors: Simon Bührer, Andreas Plesner, Aczel Till, Roger Wattenhofer,
- Abstract要約: BitLogicはFPGAネイティブニューラルネットワークのためのエンドツーエンドのトレーニング可能なフレームワークである。
マルチ累積演算をFPGAプリミティブに直接マップする微分可能なLUTノードに置き換える。
ネイティブバイナリ計算、疎結合、効率的なハードウェア実現を提供する。
- 参考スコア（独自算出の注目度）: 28.844098517315228
- License: http://creativecommons.org/licenses/by-sa/4.0/
- Abstract: The energy and latency costs of deep neural network inference are increasingly driven by deployment rather than training, motivating hardware-specialized alternatives to arithmetic-heavy models. Field-Programmable Gate Arrays (FPGAs) provide an attractive substrate for such specialization, yet existing FPGA-based neural approaches are fragmented and difficult to compare. We present BitLogic, a fully gradient-based, end-to-end trainable framework for FPGA-native neural networks built around Lookup Table (LUT) computation. BitLogic replaces multiply-accumulate operations with differentiable LUT nodes that map directly to FPGA primitives, enabling native binary computation, sparse connectivity, and efficient hardware realization. The framework offers a modular functional API supporting diverse architectures, along with learned encoders, hardware-aware heads, and multiple boundary-consistent LUT relaxations. An automated Register Transfer Level (RTL) export pipeline translates trained PyTorch models into synthesizable HDL, ensuring equivalence between software and hardware inference. Experiments across standard vision benchmarks and heterogeneous hardware platforms demonstrate competitive accuracy and substantial gains in FPGA efficiency, including 72.3% test accuracy on CIFAR-10 achieved with fewer than 0.3M logic gates, while attaining sub-20 ns single-sample inference using only LUT resources.
- Abstract（参考訳）: 深層ニューラルネットワーク推論のエネルギとレイテンシコストは、トレーニングよりもデプロイメントによって増大し、演算量重モデルのハードウェア特化代替を動機付けている。
FPGA(Field-Programmable Gate Array)は、そのような特殊化のための魅力的な基板を提供するが、既存のFPGAベースのニューラルネットワークは断片化され、比較が難しい。
我々は、Lookup Table (LUT) 計算を中心に構築されたFPGAネイティブニューラルネットワークのための、完全に勾配ベースのエンドツーエンドのトレーニング可能なフレームワークであるBitLogicを紹介する。
BitLogicはマルチ累積演算をFPGAプリミティブに直接マップする可変LUTノードに置き換え、ネイティブバイナリ計算、スパース接続、効率的なハードウェア実現を可能にする。
このフレームワークは、学習したエンコーダ、ハードウェア対応ヘッド、複数のバウンダリ一貫性のあるLUT緩和とともに、多様なアーキテクチャをサポートするモジュラー関数APIを提供する。
自動レジスタ転送レベル(RTL)エクスポートパイプラインは、トレーニング済みのPyTorchモデルを合成可能なHDLに変換し、ソフトウェアとハードウェアの推論の等価性を確保する。
CIFAR-10の72.3%のテスト精度は0.3M以下の論理ゲートで達成され、LUTリソースのみを使用して20 ns以下の単一サンプル推論が達成された。
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