論文の概要: BitLogic: Training Framework for Gradient-Based FPGA-Native Neural Networks

• arxiv url: http://arxiv.org/abs/2602.07400v1
• Date: Sat, 07 Feb 2026 06:32:44 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-10 20:26:24.604584
• Title: BitLogic: Training Framework for Gradient-Based FPGA-Native Neural Networks
• Title（参考訳）: BitLogic: グラディエントベースFPGAネイティブニューラルネットワークのトレーニングフレームワーク
• Authors: Simon Bührer, Andreas Plesner, Aczel Till, Roger Wattenhofer,
• Abstract要約: BitLogicはFPGAネイティブニューラルネットワークのためのエンドツーエンドのトレーニング可能なフレームワークである。 マルチ累積演算をFPGAプリミティブに直接マップする微分可能なLUTノードに置き換える。 ネイティブバイナリ計算、疎結合、効率的なハードウェア実現を提供する。
• 参考スコア（独自算出の注目度）: 28.844098517315228
• License: http://creativecommons.org/licenses/by-sa/4.0/
• Abstract: The energy and latency costs of deep neural network inference are increasingly driven by deployment rather than training, motivating hardware-specialized alternatives to arithmetic-heavy models. Field-Programmable Gate Arrays (FPGAs) provide an attractive substrate for such specialization, yet existing FPGA-based neural approaches are fragmented and difficult to compare. We present BitLogic, a fully gradient-based, end-to-end trainable framework for FPGA-native neural networks built around Lookup Table (LUT) computation. BitLogic replaces multiply-accumulate operations with differentiable LUT nodes that map directly to FPGA primitives, enabling native binary computation, sparse connectivity, and efficient hardware realization. The framework offers a modular functional API supporting diverse architectures, along with learned encoders, hardware-aware heads, and multiple boundary-consistent LUT relaxations. An automated Register Transfer Level (RTL) export pipeline translates trained PyTorch models into synthesizable HDL, ensuring equivalence between software and hardware inference. Experiments across standard vision benchmarks and heterogeneous hardware platforms demonstrate competitive accuracy and substantial gains in FPGA efficiency, including 72.3% test accuracy on CIFAR-10 achieved with fewer than 0.3M logic gates, while attaining sub-20 ns single-sample inference using only LUT resources.
• Abstract（参考訳）: 深層ニューラルネットワーク推論のエネルギとレイテンシコストは、トレーニングよりもデプロイメントによって増大し、演算量重モデルのハードウェア特化代替を動機付けている。 FPGA(Field-Programmable Gate Array)は、そのような特殊化のための魅力的な基板を提供するが、既存のFPGAベースのニューラルネットワークは断片化され、比較が難しい。 我々は、Lookup Table (LUT) 計算を中心に構築されたFPGAネイティブニューラルネットワークのための、完全に勾配ベースのエンドツーエンドのトレーニング可能なフレームワークであるBitLogicを紹介する。 BitLogicはマルチ累積演算をFPGAプリミティブに直接マップする可変LUTノードに置き換え、ネイティブバイナリ計算、スパース接続、効率的なハードウェア実現を可能にする。 このフレームワークは、学習したエンコーダ、ハードウェア対応ヘッド、複数のバウンダリ一貫性のあるLUT緩和とともに、多様なアーキテクチャをサポートするモジュラー関数APIを提供する。 自動レジスタ転送レベル(RTL)エクスポートパイプラインは、トレーニング済みのPyTorchモデルを合成可能なHDLに変換し、ソフトウェアとハードウェアの推論の等価性を確保する。 CIFAR-10の72.3%のテスト精度は0.3M以下の論理ゲートで達成され、LUTリソースのみを使用して20 ns以下の単一サンプル推論が達成された。

関連論文リスト

• Runtime Tunable Tsetlin Machines for Edge Inference on eFPGAs [0.2294388534633318]
  eFPGAはエッジ機械学習(ML)アプリケーションのハードウェアアクセラレータを低消費電力で設計することができる。 限られたeFPGA論理とメモリは計算能力とモデルサイズを著しく制限した。 提案するeFPGAアクセラレータは、リソース使用量の最小化と、スループットに対するオンフィールドリカバリの柔軟性の実現に重点を置いている。
  論文  参考訳（メタデータ） (2025-02-10T12:49:22Z)
• Enhancing Dropout-based Bayesian Neural Networks with Multi-Exit on FPGA [20.629635991749808]
  本稿では,フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータを効率よく生成するアルゴリズムとハードウェアの共同設計フレームワークを提案する。 アルゴリズムレベルでは、計算とメモリのオーバーヘッドを低減した、新しいマルチエグジット・ドロップアウトベースのベイズNNを提案する。 ハードウェアレベルでは,提案する効率的なベイズNNのためのFPGAベースのアクセラレータを生成するための変換フレームワークを提案する。
  論文  参考訳（メタデータ） (2024-06-20T17:08:42Z)
• Investigating Resource-efficient Neutron/Gamma Classification ML Models Targeting eFPGAs [0.0]
  オープンソース組み込みFPGA(eFPGA)フレームワークは、ハードウェアに機械学習モデルを実装するための、代替的で柔軟な経路を提供する。 完全連結ニューラルネットワーク(fcNN)と強化決定木(BDT)モデルのeFPGA実装のパラメータ空間について検討する。 この研究結果は、テストチップの一部として統合されるeFPGAファブリックの仕様策定を支援するために使用される。
  論文  参考訳（メタデータ） (2024-04-19T20:03:30Z)
• HARFLOW3D: A Latency-Oriented 3D-CNN Accelerator Toolflow for HAR on FPGA Devices [71.45672882756001]
  本研究では,3次元畳み込みニューラルネットワークをFPGAにマッピングするための,新しいストリーミングアーキテクチャベースのツールフローを提案する。 HARFLOW3Dツールフローは、ONNXフォーマットで3D CNNを入力し、FPGAの特性を記述する。 ツールフローが幅広いモデルやデバイスをサポートする能力は、様々な3D CNNとFPGAシステムペアに関する数多くの実験を通して示される。
  論文  参考訳（メタデータ） (2023-03-30T08:25:27Z)
• LL-GNN: Low Latency Graph Neural Networks on FPGAs for High Energy Physics [45.666822327616046]
  本研究は,粒子検出器のための低グラフニューラルネットワーク(LL-GNN)設計のための新しい再構成可能なアーキテクチャを提案する。 LL-GNNの設計は、洗練されたアルゴリズムが実験データを効率的に処理できるようにすることで、次世代のトリガーシステムを進化させる。
  論文  参考訳（メタデータ） (2022-09-28T12:55:35Z)
• NullaNet Tiny: Ultra-low-latency DNN Inference Through Fixed-function Combinational Logic [4.119948826527649]
  フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータは、グラフィックス処理ユニット/中央処理ユニットベースのプラットフォームを置き換える深刻な競争相手として注目を集めています。 本稿では,資源とエネルギー効率,超低遅延FPGAベースニューラルネットワークアクセラレータ構築のためのフレームワークであるNullaNet Tinyを提案する。
  論文  参考訳（メタデータ） (2021-04-07T00:16:39Z)
• A Learning Framework for n-bit Quantized Neural Networks toward FPGAs [20.83904734716565]
  重みが2つのパワーに制約されるnビットQNNのための新しい学習フレームワークを提案する。 また,n-BQ-NNという新しいQNN構造も提案する。 SVPEを用いたN-BQ-NNは,ベクトル処理素子(VPE)よりも2.9倍高速に動作可能であることを示す。
  論文  参考訳（メタデータ） (2020-04-06T04:21:24Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。