論文の概要: Precision-Aware Variable Bit Processing Elements for Hardware-Efficient Systolic Array Designs

• arxiv url: http://arxiv.org/abs/2608.22378v1
• Date: Sun, 23 Aug 2026 12:00:17 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-08-25 13:29:43.751162
• Title: Precision-Aware Variable Bit Processing Elements for Hardware-Efficient Systolic Array Designs
• Title（参考訳）: ハードウェア効率の良いシストリックアレー設計のための高精度可変ビット処理素子
• Abstract要約: シストリックアレイ (Systolic arrays, SA) は、ディープラーニングにおける行列演算のハードウェアアクセラレータとして注目されている。 本研究では,静止重みアレーにおける浮動小数点乗算器の近似計算手法について検討する。
• 参考スコア（独自算出の注目度）: 0.7359962178534359
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Systolic arrays (SAs) have emerged as prominent hardware accelerators for matrix operations in deep learning, while floating point number formats enable precision control across computational domains. This research investigates approximate computing techniques for floating point (FP) multipliers in Weight Stationary Systolic Arrays, focusing on IEEE 754 (FP32), TensorFloat-32 (TF32), and Brain Floating point (BF16) formats. By integrating partial product matrix (PPM) column truncation with positive and negative compressors in the FP multiplier architecture, we optimize the trade-off between computational efficiency and accuracy. NSGA-II optimization algorithm was employed to explore the vast design space for evolving FP multiplier designs, towards achieving substantial hardware improvements while maintaining acceptable output quality. Substantial hardware benefits were observed in the FP multiplier designs across various applications, while preserving output quality. The FP approximated Processing Elements designed in the SA was found to offer comparable CNN accuracy for models trained on MNIST, F-MNIST, and CIFAR-10 dataset. The FP approximated SA designs that fall in the top 10 CNN performance offered substantial hardware gains in the range of 66% to 92% footprint savings, 60% to 93% of power benefits with 21% to 54% improvement in the delay when compared with the corresponding exact implementations mentioned in the literature for running the model trained on CIFAR-10 dataset. The TF32 and BF16 approximated SA designs also achieved substantial gains while maintaining comparable CNN accuracy. Our findings confirm that targeted approximation in FP multiplier design significantly improves the efficiency of hardware accelerators for error-tolerant applications, establishing an effective approach to hardware resource optimization in contemporary computing architectures.
• Abstract（参考訳）: シストリックアレイ (Systolic arrays, SSA) はディープラーニングにおける行列演算のための著名なハードウェアアクセラレータとして登場し、浮動小数点数形式は計算領域間の精度制御を可能にする。 本研究では, IEEE 754 (FP32), TensorFloat-32 (TF32), Brain Floating Point (BF16) フォーマットに着目し, 浮動小数点 (FP) 乗算器の近似計算手法について検討した。 FP乗算器アーキテクチャにおいて, 部分積行列 (PPM) 列を正および負の圧縮機と組み合わせることで, 計算効率と精度のトレードオフを最適化する。 NSGA-II最適化アルゴリズムは、FP乗算器の設計を進化させるための広大な設計空間を探索し、許容される出力品質を維持しつつ、ハードウェアの大幅な改善を実現した。 FP乗算器の設計においては、出力品質を保ちながら、実質的なハードウェア上の利点が観測された。 SAで設計されたFP近似処理要素は、MNIST、F-MNIST、CIFAR-10データセットで訓練されたモデルに対して、同等のCNN精度を提供することがわかった。 FPは、上位10のCNNパフォーマンスに該当するSAの設計を近似し、CIFAR-10データセットでトレーニングされたモデルを実行するための文献に記載されている実装と比較すると、66%から92%のフットプリント削減、60%から93%の電力利得、21%から54%の遅延改善を実現した。 TF32とBF16の近似SA設計もCNNの精度を維持しながら大幅に向上した。 この結果,FP乗算器設計における目標近似がハードウェアアクセラレーションの効率を大幅に向上させ,現代コンピューティングアーキテクチャにおけるハードウェアリソース最適化への効果的なアプローチを確立した。

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