論文の概要: Graph-Aware Exact Branch-and-Bound with Device Profiles for Static Qubit Allocation
- arxiv url: http://arxiv.org/abs/2608.04058v1
- Date: Tue, 04 Aug 2026 12:36:54 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-08-06 14:48:43.518935
- Title: Graph-Aware Exact Branch-and-Bound with Device Profiles for Static Qubit Allocation
- Title（参考訳）: 静的ビット割り当てのためのデバイスプロファイル付きブランチ・アンド・バウンド付きグラフ認識
- Abstract要約: 静的量子ビット割り当ては、回路の論理量子ビットをスパース物理デバイスにマッピングする。
我々は、グラフ対応の正確な削減を、軽量な割り当てバウンドパスのためのエンジニアリングバンドルに統合する。
その結果、グラフ対応ノード処理とエンジニアリングにより、正確な割り当てに必要なリソースを大幅に削減できることがわかった。
- 参考スコア（独自算出の注目度）: 1.5229257192293195
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Static qubit allocation maps a circuit's logical qubits to a sparse physical device while minimising an interaction-weighted physical-distance cost function, yielding a rectangular quadratic assignment problem. Existing work combines strong lower bounds with distributed branch-and-bound. We integrate graph-aware exact reductions with an engineering bundle for a lightweight assignment-bound path: unavoidable assigned-cost filtering, incrementally maintained root-orbit and prefix-stabilizer symmetry pruning, conditioned parent-LAP screening, and circuit-independent physical device profiles. On 21 relatively easy Melbourne instances and six Boeblingen instances completed by the GLB baseline, the final single-thread configuration provides geometric-mean speedups of 2.98x and 13.27x, respectively. With 60 threads on one shared-memory server, all instances in the final Boeblingen--Cairo experiment are certified optimal within half an hour, excluding one-time device-artifact construction. These results show that graph-aware node processing and engineering the search process substantially reduce the resources required for exact allocation.
- Abstract（参考訳）: 静的量子ビット割り当ては、相互作用重み付けされた物理的距離のコスト関数を最小化しながら回路の論理量子ビットをスパース物理デバイスにマッピングし、矩形二次割り当て問題をもたらす。
既存の作業は、強い下位境界と分散ブランチとバウンドを組み合わせる。
我々は,グラフ認識による正確な削減を,ライトウェイトなアサインバウンドパスのためのエンジニアリングバンドルに統合する:避けられないアサインコストフィルタリング,インクリメンタルに維持されたルート軌道およびプレフィックス安定化器対称性プルーニング,条件付き親LAPスクリーニング,回路に依存しない物理デバイスプロファイル。
21の比較的簡単なメルボルンインスタンスと6つのボーブリングンインスタンスがGLBベースラインで完了し、最終的なシングルスレッド構成は、それぞれ2.98xと13.27xの幾何平均スピードアップを提供する。
1つの共有メモリサーバに60のスレッドがあるため、最後のBoeblingen-Cairo実験のすべてのインスタンスは、一度のデバイスアーティファクト構成を除いて、30分以内に最適であると認定される。
これらの結果から,グラフ対応ノード処理とエンジニアリングにより,正確な割り当てに必要な資源を大幅に削減できることが示唆された。
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