論文の概要: LLM-Assisted Detection and Repair of Hardware Security Vulnerabilities in Verilog Designs

• arxiv url: http://arxiv.org/abs/2608.04907v1
• Date: Wed, 05 Aug 2026 14:35:41 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-08-06 14:48:43.962475
• Title: LLM-Assisted Detection and Repair of Hardware Security Vulnerabilities in Verilog Designs
• Title（参考訳）: LLMによるVerilog設計におけるハードウェアセキュリティ脆弱性の検出と修復
• Authors: Ethen Santana, Gabriel Gyaase, Hao Zheng,
• Abstract要約: We propose a method that leverage a Large Language Model (LLM) to find potential hardware CWEs directly from hardware design in Verilog。 ハードウェア設計プロセスにおいて,セキュリティ脆弱性を自動かつスケーラブルに識別する支援を提供することにより,従来のハードウェアセキュリティ分析を強化するLLMの可能性を実証した。
• 参考スコア（独自算出の注目度）: 5.354071922171165
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Hardware designs, like software, are susceptible to bugs that can introduce security vulnerabilities and create opportunities for malicious exploitation. Unlike software vulnerabilities, however, hardware flaws become permanently embedded in silicon after fabrication, making them difficult or impossible to patch. Many of these weaknesses are categorized under the Common Weakness Enumeration (CWE) framework and include improper access control, exposure of sensitive information, and unintended privilege escalation. To improve the detection of such vulnerabilities, we propose a methodology that leverages a Large Language Model (LLM) to identify potential hardware CWEs directly from hardware designs in Verilog. The proposed approach is evaluated iteratively on a dataset of single-module Verilog designs to assess its effectiveness in detecting hardware security weaknesses. Our results demonstrate the potential of LLMs to augment traditional hardware security analysis by providing automated, scalable assistance for identifying security vulnerabilities during the hardware design process.
• Abstract（参考訳）: ソフトウェアのようなハードウェア設計は、セキュリティ上の脆弱性を導入し、悪意のあるエクスプロイトの機会を生み出す可能性のあるバグに影響を受けやすい。 しかし、ソフトウェア脆弱性とは異なり、ハードウェアの欠陥は製造後にシリコンに永久に埋め込まれ、パッチの修正が困難または不可能になる。 これらの弱点の多くは、Common Weakness Enumeration (CWE)フレームワークに基づいて分類され、不適切なアクセス制御、機密情報の暴露、意図しない特権エスカレーションを含む。 このような脆弱性の検出を改善するために,Large Language Model (LLM) を用いて,Verilog のハードウェア設計から直接ハードウェア CWE を識別する手法を提案する。 提案手法は,ハードウェアセキュリティの弱点を検出する上での有効性を評価するために,単一モジュールのVerilog設計のデータセットを反復的に評価する。 ハードウェア設計プロセスにおいて,セキュリティ脆弱性を自動かつスケーラブルに識別する支援を提供することにより,従来のハードウェアセキュリティ分析を強化するLLMの可能性を実証した。

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