論文の概要: Balanced Routing for Symmetric Quantum Circuits
- arxiv url: http://arxiv.org/abs/2608.06072v1
- Date: Thu, 06 Aug 2026 14:15:59 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-08-07 17:43:06.773136
- Title: Balanced Routing for Symmetric Quantum Circuits
- Title（参考訳）: 対称量子回路のための平衡ルーティング
- Abstract要約: 量子プログラムを制限された物理チップにマッピングするにはSWAP操作が必要である。
対称プログラムでは、この経路のオーバーヘッドは理論対称性を破る。
これは2段階の現象である。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Mapping quantum programs to restricted physical chips requires SWAP operations, incurring depth and error penalties. In symmetric programs, this routing overhead breaks theoretical symmetry because identical logical roles experience unequal shuffling. While often attributed to hardware topology alone, we show this is a two-level phenomenon. A qubit patch's shape dictates if it can host a balanced assignment. When balance is possible, the actual imbalance is set by the logical-to-physical assignment, meaning a balanced assignment can distribute routing costs perfectly evenly at no extra depth. Through exhaustive search on a 57-qubit "heavy-hex" lattice, we prove these topological constraints. For a four-part ring, 108 of 124 connected patches admit a cost-free balanced assignment, with the 16 exceptions being star-shaped. For a six-part ring, cost-free balance is impossible on compact patches. For a fully connected four-part symmetry, balance is structurally impossible at any depth. Simulations using realistic error rates show that, relative to the worst-case concentrated assignment, balanced assignments reduce symmetry-breaking by 92.7% (95% CI [+89.8%, +95.3%]) for the raw metric and 87.0% (95% CI [+79.6%, +94.1%]) for the decoherence-corrected measure (p = 2.45 x 10^-32). Substrate error heterogeneity accounts for at most 10.8% of this effect. Notably, switching to the compiler's highest generic optimization level did not yield a statistically significant change in routing imbalance, highlighting the need for targeted symmetry-aware passes. When patch geometry permits, routing imbalance is a compiler choice rather than a hardware limitation. Thus, symmetry-aware assignment should be a primary objective for compiler optimization and chip design.
- Abstract（参考訳）: 量子プログラムを制限された物理チップにマッピングするには、SWAP操作、深さと誤差のペナルティが必要となる。
対称プログラムでは、同じ論理的役割が不等なシャッフルを経験するため、このルーティングオーバーヘッドは理論対称性を破る。
ハードウェアトポロジのみによることが多いが、この現象は2段階の現象である。
キュービットパッチの形状は、バランスの取れた割り当てをホストできるかどうかを判断する。
バランスがとれた場合、実際の不均衡は論理と物理の割り当てによって設定され、すなわちバランスの取れた割り当てはルーティングコストを余分な深さで完璧に均等に分配することができる。
57キュービットのヘビーヘックス格子を網羅的に探索することで、これらのトポロジ的制約を証明できる。
4つの部分のリングでは、114個の接続されたパッチのうち108個がコストフリーのバランスの取れた割り当てを認め、16個の例外は星型である。
6部リングの場合、コンパクトパッチではコストフリーのバランスは不可能である。
完全に連結な四部対称性では、任意の深さで平衡は構造的に不可能である。
現実的な誤差率を用いたシミュレーションでは、最悪の場合の集中割当と比較して、バランスの取れた割当は生測度に対して92.7%(95% CI [+89.8%, +95.3%])、デコヒーレンス補正測度(p = 2.45 x 10^-32)の87.0%(95% CI [+79.6%, +94.1%])の対称性破壊を減少させる。
基板誤差の不均一性はこの効果の少なくとも10.8%を占める。
特に、コンパイラの最高最適化レベルへの切り替えは、ルーティングの不均衡を統計的に有意に変化させることなく、ターゲットとなる対称性を意識するパスの必要性を強調した。
パッチ幾何学が許す場合、ルーティングの不均衡はハードウェアの制限よりもコンパイラの選択である。
したがって、対称性を考慮した代入は、コンパイラ最適化とチップ設計の主要な目的であるべきである。
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