論文の概要: PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization

• arxiv url: http://arxiv.org/abs/2608.13790v1
• Date: Thu, 13 Aug 2026 21:50:07 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-08-17 20:14:29.215341
• Title: PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization
• Title（参考訳）: PPAPlace:チップ配置最適化のための差別化可能なクロスステージオブジェクト
• Abstract要約: マクロ配置は、チップのポストルート性能、パワー、面積(PPA)に大きく影響する 最近のベンチマークでは、HPWLと最悪の負のスラック(WNS)や全負のスラック(TNS)といったルート後タイミングメトリクスのほぼゼロの相関が示されている。 既存の方法はマクロのみの表現にフォーカスし、トレーニングラベルとして事前ルートメトリクスを使用する。 PPAPlaceは、マクロおよび標準セル配置から経路後PPAを予測するタイミング駆動の微分可能なサロゲートである。
• 参考スコア（独自算出の注目度）: 2.2317677777799063
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Macro placement significantly affects a chip's post-route performance, power, and area (PPA). Most placement methods optimize half-perimeter wirelength (HPWL) as the primary objective. However, recent benchmarking shows a near-zero correlation between HPWL and post-route timing metrics such as the worst negative slack (WNS) and total negative slack (TNS). As a result, all six evaluated artificial intelligence (AI) placers degraded PPA relative to the hierarchical baseline. Recent efforts have tried to train cross-stage predictors to close this gap. However, existing methods focus on macro-only representations and use pre-route metrics as training labels. A label fidelity study of ten circuits at four design flow stages reveals that HPWL and pre-route timing poorly reflect final post-route timing rankings. In contrast, post-global-routing achieves the best balance between final timing fidelity and label generation cost-effectiveness. Based on this finding, PPAPlace is a timing-driven differentiable surrogate predicting post-route PPA from macro and standard-cell placements. The surrogate is a dual-stream predictor that combines graph attention over the chip netlist with spatial convolution over the placement grid. It is trained on post-global-routing labels. The predicted WNS and TNS gradients flow end-to-end back to cell coordinates. PPAPlace exploits these gradients in two ways: as a co-objective injected into an analytical placer's optimization loop (PPAPlace-CoOpt), and as a post-placement refinement step that adjusts macro positions via projected gradient descent (PPAPlace-Refine). On five ChiPBench test circuits excluded from training, PPAPlace improves average WNS and TNS by 22\% and 51\% over the hierarchical baseline while preserving power and routability, using the same predictor without test-circuit retraining. Code is available at https://github.com/ValleyC/PPAPlace.
• Abstract（参考訳）: マクロ配置は、チップのポストルート性能、電力、面積(PPA)に大きな影響を及ぼす。 ほとんどの配置法は、主目的として半周波線長(HPWL)を最適化する。 しかし、最近のベンチマークでは、HPWLと最悪の負のスラック(WNS)や全負のスラック(TNS)といったルート後タイミングの指標とのほぼゼロの相関が示されている。 その結果、6つの評価された人工知能(AI)のプレーサーは、階層的なベースラインに対してPPAを劣化させた。 近年、このギャップを埋めるために、クロスステージ予測器の訓練が試みられている。 しかし、既存の手法はマクロのみの表現に焦点を合わせ、トレーニングラベルとして事前ルートメトリクスを使用する。 4つの設計フロー段階における10個の回路のラベル忠実度調査により、HPWLと事前経路タイミングは最終経路後タイミングランキングを不十分に反映していることが判明した。 対照的に、ポスト・グロバル・ルーティングは最終タイミングの忠実度とラベル生成コスト効率の最良のバランスを達成する。 この発見に基づいて、PPAPlaceはマクロおよび標準セル配置から経路後PPAを予測するタイミング駆動の微分可能な代理である。 サロゲートは、チップネットリスト上のグラフアテンションと配置グリッド上の空間畳み込みを組み合わせたデュアルストリーム予測器である。 グローバル後のレーベルで訓練されている。 予測された WNS と TNS の勾配はセル座標に逆向きに流れる。 PPAPlaceはこれらの勾配を2つの方法で利用している: 解析的プレーサーの最適化ループ (PPAPlace-CoOpt) に共目的が注入されるように、また、投影的勾配勾配勾配 (PPAPlace-Refine) によってマクロ位置を調節するポストプレースメント改良ステップである。 トレーニングから除外された5つのChiPBenchテスト回路では、PPAPlaceは、テスト回路の再トレーニングなしで同じ予測器を用いて、階層ベースライン上で平均的なWASとTNSを22\%、51\%改善する。 コードはhttps://github.com/ValleyC/PPAPlace.comで入手できる。

関連論文リスト

• GradCuit: Credit-Assigned Gradient Flow Enables Robust and Interpretable Test-Time Latent Reasoning [61.67411833252235]
  本稿では,プロンプトの隠蔽表現と生成された継続の間に,選択したTransformer層に最適化可能な潜在状態を挿入するGradCuitを紹介する。 5つの命令調整されたバックボーン、3つの推論ベンチマーク、2つの回答フォーマットで、GradCuitの平均精度は64.5%である。 解釈可能性について、トークンレベルの勾配属性は、遅延の影響が推論・接続子トークンに集中していることを明らかにする一方、層解析は、初期から中間のトランスフォーマー層を最も効果的な最適化空間として認識する。
  論文  参考訳（メタデータ） (2026-08-03T17:55:24Z)
• From Jumps to Signatures: a Generative Method for Temporal Point Processes [0.0]
  sigTPP は TPP のための最初のシグネチャベース生成モデルであり、完全な軌道上の経路レベルの損失を用いて訓練されている。 合成および実世界のデータセット全体で、sigTPPは8つの相補的な指標に基づいて最高の平均ランクを達成している。
  論文  参考訳（メタデータ） (2026-07-07T17:27:47Z)
• Rethinking the Pointer Loss in Table Structure Recognition: Geometry-Aware Pointer Loss for Spatial Locality [12.986158862036866]
  ポインタネットワークを用いたテーブル構造認識は、検出されたテキスト(またはセル)領域にタグをアライメントしながらHTMLシーケンスを予測することで、印象的な結果を得る。 ポインタネットワークが失敗すると、79.6%のエラーが発生する。 本研究では,地中真理に近接した空間的近さに基づくクロスエントロピー目的の重み付けを行うGAPロスを提案する。
  論文  参考訳（メタデータ） (2026-06-17T05:59:31Z)
• Unified Map Prior Encoder for Mapping and Planning [25.536411411026418]
  UMPE(Unified Map Prior)は、4つの事前のサブセットを取り込み、マッピングと計画の両方にBEV機能を組み込むことができる。 UMPE は軌道誤差を平均で 0.72 から 0.42 m L2 (-0.30 m) に減少させ、衝突速度は 0.22% から 0.12% (-0.10%) に低下させる これらの結果から,不均一なマップ事前の統一的アライメント対応処理により,より優れたマッピングとより良い計画が得られた。
  論文  参考訳（メタデータ） (2026-05-04T16:01:30Z)
• Posterior Augmented Flow Matching [64.1559809786948]
  後拡張フローマッチング(PAFM)はフローマッチング(FM)の一般化である PAFMは、異なるモデルスケールで最大3.4FID50KでFMよりも改善されていることを示す。
  論文  参考訳（メタデータ） (2026-05-01T17:59:59Z)
• MatchED: Crisp Edge Detection Using End-to-End, Matching-based Supervision [19.218741065333013]
  MethodLPPは軽量でたったの$sim$21Kの追加パラメータとプラグアンドプレイのマッチングベースの監視モジュールである。 MethodLPPはベースラインモデルと比較して平均犯罪度(AC)を最大2--4$times$まで引き上げる。 MethodLPPは、標準の事後処理と初めて一致するか、または超えるSOTA性能を達成する。
  論文  参考訳（メタデータ） (2026-02-24T08:45:49Z)
• Optimizing Robotic Placement via Grasp-Dependent Feasibility Prediction [2.682400665831876]
  パスワイド・逆キネマティクス(IK)の実現可能性とメッシュからの衝突フラグの2つのパス認識ラベルを同一テンプレートに沿って生成する。 コンパクトなデュアル出力は、これらの信号をポーズエンコーディングから学習し、テスト時には、そのスコアがベースラインと同じIKゲートとプランナーの下でランク付き計画ポリシーの事前計算された候補をランク付けする。 定めの予算では、政策は最終的な成功を維持しながらプランナーの呼び出しを減らしながら、より早く成功の道を見つける。
  論文  参考訳（メタデータ） (2025-12-21T23:47:09Z)
• Re$^{\text{2}}$MaP: Macro Placement by Recursively Prototyping and Packing Tree-based Relocating [67.49674976434322]
  この研究は、エキスパート品質のマクロ配置を生成するRe$text2$MaPメソッドを導入している。 我々はDREAMPlaceを使って、混合サイズの配置プロトタイプを構築し、マクロとクラスタごとに参照位置を取得する。 次に、パッキングツリーベースの移動手順を設計し、各グループ内のマクログループとマクロの位置を共同で調整する。
  論文  参考訳（メタデータ） (2025-11-11T09:56:10Z)
• EAP-GP: Mitigating Saturation Effect in Gradient-based Automated Circuit Identification [62.611812892924156]
  飽和効果に対応するために,GradPath (EAP-GP) を用いたエッジパッチを提案する。 EAP-GPは、入力から始まり、飽和領域を避けるために、破損した入力とクリーン入力の勾配の違いの方向を適応的に追従する積分経路を導入する。 GPT-2 Small, GPT-2 Medium, GPT-2 XL を用いた6つのデータセットの EAP-GP の評価を行った。
  論文  参考訳（メタデータ） (2025-02-07T16:04:57Z)
• PreRoutGNN for Timing Prediction with Order Preserving Partition: Global Circuit Pre-training, Local Delay Learning and Attentional Cell Modeling [84.34811206119619]
  本稿では,事前のタイミング予測に対する2段階のアプローチを提案する。 まず、回路網リストからグローバルグラフ埋め込みを学習するグラフオートエンコーダを事前学習するためのグローバル回路トレーニングを提案する。 第2に、GCN上のメッセージパッシングのための新しいノード更新方式を、学習したグラフ埋め込みと回路グラフのトポロジ的ソートシーケンスに従って使用する。 21個の実世界の回路の実験では、スラック予測のための新しいSOTA R2が0.93で達成され、以前のSOTA法では0.59をはるかに上回っている。
  論文  参考訳（メタデータ） (2024-02-27T02:23:07Z)
• TRP: Trained Rank Pruning for Efficient Deep Neural Networks [69.06699632822514]
  低位近似とトレーニングを交互に行うTrated Rank Pruning (TRP)を提案する。 サブ段階降下により最適化された核正則化を利用して、TRPの低位化をさらに促進する。 TRPトレーニングネットワークは本質的に低ランク構造であり、無視可能な性能損失と近似される。
  論文  参考訳（メタデータ） (2020-04-30T03:37:36Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。