Fugu-MT 論文翻訳(概要): FPGA Lifecycle Management for RISC-V Systems

論文の概要: FPGA Lifecycle Management for RISC-V Systems

arxiv url: http://arxiv.org/abs/2608.18156v1
Date: Thu, 13 Aug 2026 13:27:45 GMT
ステータス: 翻訳完了
システム内更新日: 2026-08-20 20:13:55.159541
Title: FPGA Lifecycle Management for RISC-V Systems
Title（参考訳）: RISC-VシステムのためのFPGAライフサイクル管理
Abstract要約: ホストに依存しないコントロールプレーンアーキテクチャが提示され、ライフサイクル管理をオペレーティングシステム層にシフトする。これにより、Linux対応のRISC-Vプロセッサが異種FPGAシステムの制御ホストとして機能する。
参考スコア（独自算出の注目度）: 0.0
License: http://creativecommons.org/licenses/by/4.0/
Abstract: FPGA lifecycle management remains tied to proprietary toolchains and host architectures, leaving RISC-V without a vendor-neutral model for scalable bitstream deployment. A host-agnostic control-plane architecture is presented that shifts lifecycle management to the operating-system layer by leveraging standard Linux capabilities, thereby decoupling deployment from specific ISAs and vendor stacks. This enables Linux-capable RISC-V processors to serve as control hosts in heterogeneous FPGA systems. Prototyped on a Zynq-7000 SoC and generalizable to RISC-V platforms, the architecture provides a portable foundation for fleet-scale FPGA management.
Abstract（参考訳）: FPGAライフサイクル管理はプロプライエタリなツールチェーンやホストアーキテクチャと結びついていて、RISC-Vはスケーラブルなビットストリームデプロイメントのためのベンダーニュートラルモデルを持っていない。ホスト非依存のコントロールプレーンアーキテクチャでは、標準のLinux機能を活用してライフサイクル管理をオペレーティングシステム層に移行し、特定のISAやベンダスタックからデプロイを分離する。これにより、Linux対応のRISC-Vプロセッサが異種FPGAシステムの制御ホストとして機能する。 Zynq-7000 SoCをベースとしてRISC-Vプラットフォームに一般化可能なアーキテクチャで、フリートスケールFPGA管理のためのポータブルな基盤を提供する。

関連論文リスト

Gen-TAS: A Generative AI-Aided Hardware-Software Task Allocation Framework for FPGA-GPP Heterogeneous Systems [0.0]
Gen-TASは、ユーザ固有のFPGA-GPPタスクアロケーションのための知識ベースLLMフレームワークである。特定の目的に合わせて複数の説明可能な戦略を生成する。複数のLLMにわたるCNNおよびSDRワークロードの実験は、安定した要求駆動のアロケーションを示している。
論文参考訳（メタデータ） (2026-08-28T10:20:07Z)
HORCRUX: A Complete PQC RISC-V eXtension Architecture [37.36871652478481]
この研究は、HORCRUXと呼ばれるポスト量子暗号(PQC)のためのコンパクトRISC-V拡張を提供する。 HorCRUXは、制約のある環境での暗号処理能力、高パフォーマンス、低リソース消費の間の難しいトレードオフに対処する。この拡張のモジュール構造は、標準のRISC-Vコアとの後方互換性を維持しており、制約された組み込みシステムにPQCをデプロイするためのスケーラブルなソリューションを提供する。
論文参考訳（メタデータ） (2026-07-15T15:21:26Z)
Spectral- and Energy-efficient Multi-BS Multi-RIS Pinching-antenna Systems: A GNN-based Approach [62.31891278787162]
本稿では,マルチベースステーション(Multi-BS)多再構成可能な知的表面(multi-RIS)補助ピンチアンテナ(PA)システムにおけるダウンリンクの協調伝送について検討する。我々は、PA配置、RIS位相シフト、ビームフォーミング、BS-UEアソシエーションを共同最適化することで、和率(SR)とエネルギー効率(EE)問題を定式化する。本稿では,不均一なグラフ表現と均一なグラフ表現を統合した3段階グラフニューラルネットワーク(GNN)を提案する。
論文参考訳（メタデータ） (2026-05-02T07:30:37Z)
KANELÉ: Kolmogorov-Arnold Networks for Efficient LUT-based Evaluation [2.3420342129506424]
KanEL は、FPGA デプロイメントのために Kolmogorov-Arnold Networks (KAN) のユニークな特性を利用するフレームワークである。 FPGA上でkanを実装するための最初の体系的設計フローを示す。結果は2700倍のスピードアップと桁違いのリソース節約を示す。
論文参考訳（メタデータ） (2025-12-14T21:29:10Z)
FLARE: Fault Attack Leveraging Address Reconfiguration Exploits in Multi-Tenant FPGAs [2.511032692122208]
部分再構成プロセスにおける脆弱性を利用した障害攻撃であるFLAREを提案する。モジュール実行中に動作する従来のフォールト攻撃とは異なり、FLAREは再設定中にビットストリームにフォールトを注入する。これにより、事前設定されたコテナントモジュールのオーバーライトが可能になり、機能を中断する。
論文参考訳（メタデータ） (2025-02-21T16:38:52Z)
T-Edge: Trusted Heterogeneous Edge Computing [11.859343440194944]
本稿では,ARM/FPGA System-on-Chipプラットフォームのための実用的な信頼性の高い実行環境設計を提案する。この設計はARM TrustZone内に専用のセキュリティコントローラを備え、FPGA再構成を監督し、CPUコアとFPGAファブリック間の通信を管理する。自動プロトコル検証器であるProVerifを使用して,本質的なセキュリティ要件に対するコンプライアンスを検証する。
論文参考訳（メタデータ） (2024-12-18T14:45:07Z)
Toward General Instruction-Following Alignment for Retrieval-Augmented Generation [63.611024451010316]
Retrieval-Augmented Generation (RAG) システムの効果的な適用には、自然な指示に従うことが不可欠である。 RAGシステムにおける命令追従アライメントのための,最初の自動化,拡張性,検証可能な合成パイプラインであるVIF-RAGを提案する。
論文参考訳（メタデータ） (2024-10-12T16:30:51Z)
Hardware-based stack buffer overflow attack detection on RISC-V architectures [42.170149806080204]
この研究は、RISC-Vシステムにおけるスタックバッファオーバーフロー(SBO)攻撃をハードウェアベースのアプローチがいかにうまく検出するかを評価する。 PULPプラットフォーム上でシミュレーションを行い,半教師付き異常検出技術を用いてマイクロアーキテクチャイベントについて検討した。
論文参考訳（メタデータ） (2024-06-12T08:10:01Z)
ACCL+: an FPGA-Based Collective Engine for Distributed Applications [8.511142540352665]
ACCL+(ACCL+)は、FPGAベースの集合通信ライブラリである。さまざまなプラットフォームに移植可能で、UDP、TCP、RDMAをサポートする。 CPUアプリケーションの集合的なオフロードエンジンとして機能し、CPUをネットワークタスクから解放する。本稿では、CPUベースのベクトル行列乗算を分散するための集合オフロードエンジンとしてシームレスに統合し、FPGAベースの分散ディープラーニングレコメンデーションを設計するための重要かつ効率的なコンポーネントとして機能するACCL+の2つのユースケースを紹介する。
論文参考訳（メタデータ） (2023-12-18T22:56:01Z)
Reconfigurable Distributed FPGA Cluster Design for Deep Learning Accelerators [59.11160990637615]
エッジコンピューティングアプリケーション用に設計された低消費電力組み込みFPGAに基づく分散システムを提案する。提案システムは,様々なニューラルネットワーク(NN)モデルを同時に実行し,パイプライン構造にグラフを配置し,NNグラフの最も計算集約的な層により大きなリソースを手動で割り当てる。
論文参考訳（メタデータ） (2023-05-24T16:08:55Z)
Phase Configuration Learning in Wireless Networks with Multiple Reconfigurable Intelligent Surfaces [50.622375361505824]
RIS(Reconfigurable Intelligent Surfaces)は、電磁波伝搬の動的制御を提供する、高度にスケーラブルな技術である。 RISを内蔵した無線通信における大きな課題の1つは、複数のRISの低オーバーヘッドダイナミックな構成である。 RISの位相構成に対する低複雑さ教師あり学習手法を考案する。
論文参考訳（メタデータ） (2020-10-09T05:35:27Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。