論文の概要: Taming Spacetime Overhead and Design Complexity in Distributed Fault-Tolerant Superconducting Quantum Computation
- arxiv url: http://arxiv.org/abs/2608.23159v1
- Date: Mon, 24 Aug 2026 12:07:55 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-08-25 18:24:37.006768
- Title: Taming Spacetime Overhead and Design Complexity in Distributed Fault-Tolerant Superconducting Quantum Computation
- Title（参考訳）: 分散フォールトトレラント超電導量子計算における時空オーバヘッドと設計複雑さのモデル化
- Abstract要約: 本稿では,曲面コードベースのモジュールプロセッサのためのハードウェア・グラウンドアーキテクチャ・コデザインを提案する。
この設計は、チップ間レイテンシとモジュール境界へのノイズを制限し、遅いリンクが禁止された時空オーバーヘッドを引き起こすのを防ぐ。
その結果、分散フォールトトレラント超伝導量子計算への有効な経路が確立された。
- 参考スコア（独自算出の注目度）: 3.245713449100396
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Scaling fault-tolerant superconducting quantum computers will likely require distributed architectures built from multiple manufacturable quantum processing units. A central question is whether noisy and slow inter-chip operations impose substantial spacetime overhead or orchestration burdens compared with monolithic architectures. To answer this question, we present a hardware-grounded architectural co-design together with a comprehensive resource-estimation protocol for surface-code-based modular processors. The design confines inter-chip latency and noise to module boundaries, preventing slow, noisy links from inducing prohibitive spacetime overhead or becoming a global orchestration bottleneck. The resource-estimation protocol integrates hardware constraints and circuit-level error-correction performance into utility-scale algorithmic cost estimates, enabling a controlled assessment of different architectures. Using RSA-2048 factorization as a demanding benchmark, we estimate resources under experimentally anchored parameters and realistic superconducting hardware constraints. Compared with a large, ideal monolithic baseline, the resulting distributed architecture requires only modest additional resource overhead in both qubit count and execution time. More importantly, the overhead is nearly scale-invariant across a broad module-capacity window, decoupling chip size from global performance. This decoupling turns module capacity from a finely tuned architectural parameter into a flexible engineering degree of freedom, allowing chip sizes to be set by manufacturability and control-packaging constraints rather than architectural fine-tuning. These results establish a viable route to distributed fault-tolerant superconducting quantum computation that scales without prohibitive resource growth or heavy orchestration burden.
- Abstract（参考訳）: フォールトトレラントな超伝導量子コンピュータのスケーリングには、複数の製造可能な量子処理ユニットから構築された分散アーキテクチャが必要になるだろう。
中心的な問題は、ノイズと遅いチップ間の操作が、モノリシックアーキテクチャと比較して、相当な時空オーバーヘッドやオーケストレーションの負担を課すかどうかである。
そこで本研究では,ハードウェアを基盤としたアーキテクチャ共同設計と,サーフェスコードベースのモジュールプロセッサのための総合的なリソース推定プロトコルを提案する。
この設計は、モジュール境界に対するチップ間レイテンシとノイズを制限し、遅いノイズの多いリンクが禁止された時空のオーバーヘッドを引き起こしたり、グローバルなオーケストレーションボトルネックになるのを防ぐ。
リソース推定プロトコルは、ハードウェア制約と回路レベルのエラー補正性能をユーティリティスケールのアルゴリズムコスト推定に統合し、異なるアーキテクチャの制御された評価を可能にする。
RSA-2048因子化を要求ベンチマークとして,実験的に固定されたパラメータと現実的な超伝導ハードウェア制約の下で資源を推定する。
大規模で理想的なモノリシックなベースラインと比較すると、結果として生じる分散アーキテクチャは、キュービットカウントと実行時間の両方において、わずかに追加のリソースオーバーヘッドしか必要としない。
さらに重要なのは、オーバヘッドがモジュール容量の広いウィンドウにわたってほぼ不変であり、チップサイズをグローバルなパフォーマンスから切り離していることだ。
このデカップリングはモジュールの容量を細調整されたアーキテクチャパラメータから柔軟なエンジニアリング自由度に変え、アーキテクチャの微調整よりも製造性や制御パッケージングの制約によってチップのサイズを設定できる。
これらの結果は、資源の成長を禁止したり、重いオーケストレーション負荷を伴わずにスケールする分散フォールトトレラント超伝導量子計算への実行可能な経路を確立する。
関連論文リスト
- Architectural scaling tradeoffs in modular 3D bosonic quantum processors [60.61253784194378]
結合キャビティモジュールを相互接続した3次元ボソニック量子プロセッサを提案する。
相互接続数,通信距離,リソース集中度,実装複雑性の観点から,最寄り,ハブベース,ハイブリッドアーキテクチャを比較した。
論文 参考訳（メタデータ） (2026-08-22T02:31:24Z) - To Scale Up or To Scale Out: Evaluating Space-Time Costs of Compiled Logical Circuits on Modular Superconducting Quantum Processors [0.6024602799136752]
主な戦略は、チップレットベースのスケーリングと分散アーキテクチャである。
本稿では,論理エンタングリング操作の高密度ワークロードの実行コストを定量的に測定する。
分散アーキテクチャは、効果的にモノリシックなアーキテクチャと比較して、時空性能が最大で指数関数的なペナルティをもたらすことがわかった。
論文 参考訳（メタデータ） (2026-08-20T18:00:12Z) - Resource Estimation via Efficient Compilation of Key Quantum Primitives [0.15169059475563407]
リソース推定は、フォールトトレラント量子コンピュータを評価する上で重要な課題である。
本稿では,量子リソース推定のためのコンパイル駆動フレームワークを提案する。
移動へのアクセスは、耕作と重要な門の時間を節約できることを示す。
論文 参考訳（メタデータ） (2026-04-01T20:36:21Z) - Assessing Finite Scalability in Early Fault-Tolerant Quantum Computing for Homogeneous Catalysts [0.8081564951955756]
量子プロセッサがサイズと深さをスケールする能力は、達成可能なパフォーマンスを形作る重要な要素となっている。
本研究では, 開殻触媒系のシミュレーションにおいて, 有限スケーラビリティが資源要求に与える影響について検討する。
論文 参考訳（メタデータ） (2025-11-13T15:11:51Z) - Resource Management for Low-latency Cooperative Fine-tuning of Foundation Models at the Network Edge [35.40849522296486]
大規模ファウンデーションモデル(FoMos)は、人間のような知性を実現することができる。
FoMosは微調整技術により、特定の下流タスクに適応する必要がある。
デバイスエッジ協調微調整パラダイムにおける多デバイス連携を提唱する。
論文 参考訳（メタデータ） (2024-07-13T12:47:14Z) - Superconducting qubits at the utility scale: the potential and limitations of modularity [29.454068658181466]
フォールトトレラント量子コンピュータ(FTQC)は、人類の大きな課題に対処する可能性がある。
本稿では,超伝導量子ビットに基づくFTQCのアーキテクチャモデルについて述べる。
論文 参考訳（メタデータ） (2024-06-10T04:30:48Z) - Mechanistic Design and Scaling of Hybrid Architectures [114.3129802943915]
我々は、様々な計算プリミティブから構築された新しいハイブリッドアーキテクチャを特定し、テストする。
本研究では,大規模計算最適法則と新しい状態最適スケーリング法則解析を用いて,結果のアーキテクチャを実験的に検証する。
我々は,MAD合成法と計算-最適パープレキシティを相関させ,新しいアーキテクチャの正確な評価を可能にする。
論文 参考訳（メタデータ） (2024-03-26T16:33:12Z) - Optimizing quantum gates towards the scale of logical qubits [78.55133994211627]
量子ゲート理論の基本的な前提は、量子ゲートはフォールトトレランスの誤差閾値を超えることなく、大きなプロセッサにスケールできるということである。
ここでは、このような問題を克服できる戦略について報告する。
我々は、68個の周波数可変ビットの周波数軌跡をコレオグラフィーして、超伝導エラー中に単一量子ビットを実行することを示した。
論文 参考訳（メタデータ） (2023-08-04T13:39:46Z) - An Adaptive Device-Edge Co-Inference Framework Based on Soft
Actor-Critic [72.35307086274912]
高次元パラメータモデルと大規模数学的計算は、特にIoT(Internet of Things)デバイスにおける実行効率を制限する。
本稿では,ソフトポリシーの繰り返しによるエフェキシット点,エフェキシット点,エンフェキシット点を生成する離散的(SAC-d)のための新しい深層強化学習(DRL)-ソフトアクタ批判法を提案する。
レイテンシと精度を意識した報酬設計に基づいて、そのような計算は動的無線チャンネルや任意の処理のような複雑な環境によく適応でき、5G URLをサポートすることができる。
論文 参考訳（メタデータ） (2022-01-09T09:31:50Z) - Efficient Micro-Structured Weight Unification and Pruning for Neural
Network Compression [56.83861738731913]
ディープニューラルネットワーク(DNN)モデルは、特にリソース制限されたデバイスにおいて、実用的なアプリケーションに不可欠である。
既往の非構造的あるいは構造化された重量刈り法は、推論を真に加速することはほとんど不可能である。
ハードウェア互換のマイクロ構造レベルでの一般化された重み統一フレームワークを提案し,高い圧縮と加速度を実現する。
論文 参考訳（メタデータ） (2021-06-15T17:22:59Z) - Adaptive Subcarrier, Parameter, and Power Allocation for Partitioned
Edge Learning Over Broadband Channels [69.18343801164741]
パーティショニングエッジ学習(PARTEL)は、無線ネットワークにおいてよく知られた分散学習手法であるパラメータサーバトレーニングを実装している。
本稿では、いくつかの補助変数を導入してParticleELを用いてトレーニングできるディープニューラルネットワーク(DNN)モデルについて考察する。
論文 参考訳（メタデータ） (2020-10-08T15:27:50Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。