論文の概要: To Scale Up or To Scale Out: Evaluating Space-Time Costs of Compiled Logical Circuits on Modular Superconducting Quantum Processors
- arxiv url: http://arxiv.org/abs/2608.20462v1
- Date: Thu, 20 Aug 2026 18:00:12 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-08-24 14:49:32.109199
- Title: To Scale Up or To Scale Out: Evaluating Space-Time Costs of Compiled Logical Circuits on Modular Superconducting Quantum Processors
- Title（参考訳）: スケールアップ・スケールアウト:モジュール型超伝導量子プロセッサ上でのコンパイル論理回路の時空間コスト評価
- Abstract要約: 主な戦略は、チップレットベースのスケーリングと分散アーキテクチャである。
本稿では,論理エンタングリング操作の高密度ワークロードの実行コストを定量的に測定する。
分散アーキテクチャは、効果的にモノリシックなアーキテクチャと比較して、時空性能が最大で指数関数的なペナルティをもたらすことがわかった。
- 参考スコア（独自算出の注目度）: 0.6024602799136752
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Modular integration has emerged as the main pathway for scaling superconducting quantum processing units (QPUs) beyond the constraints of fabrication yield and physical footprint. Currently, two primary strategies lead this effort. Mirroring the "Scaling Up" and "Scaling Out" approaches in GPU architectures and AI infrastructures, these are: chiplet-based scaling, which preserves dense connectivity and high gate fidelity at the expense of engineering complexity, and distributed architectures, which decouple system scaling from monolithic QPU advancements at the expense of sparser connectivity and lower interconnect quality. To evaluate these approaches, we introduce a quantitative stress test measuring the execution cost of a dense workload of random logical entangling operations using a surface code scheme. Using a dedicated compiler, we compute the space-time cost as the number of network nodes increases, analysing this scaling behaviour across various surface code distances, Bell-state fidelities, and Bell-pair generation times. We find that distributed architectures incur an up to exponential space-time performance penalty compared to an effectively monolithic architecture across all simulations. Our results also show that as the network grows, this penalty manifests in two distinct scaling regimes: a noise-dominated regime constrained by insufficient Bell-state fidelity and generation rates, and a connectivity-dominated regime bottlenecked by lattice-surgery routing congestion.
- Abstract（参考訳）: モジュラ積分は、超伝導量子処理ユニット(QPU)を製造収量と物理フットプリントの制約を越えてスケーリングする主要な経路として登場した。
現在、2つの主要な戦略がこの取り組みをリードしている。
GPUアーキテクチャとAIインフラストラクチャにおける"Scaling Up"と"Scaling Out"のアプローチを反映して、これらは、エンジニアリングの複雑さを犠牲にして密度の高い接続性と高いゲート忠実性を維持するチップレットベースのスケーリング、スペーサー接続と低い接続品質を犠牲にしてシステムスケーリングをモノリシックQPUの進歩から切り離した分散アーキテクチャである。
これらの手法を評価するために,表面コードスキームを用いてランダムな論理エンタングリング操作の高密度ワークロードの実行コストを定量的に評価する手法を提案する。
専用コンパイラを用いて,ネットワークノード数の増加に伴う時空間コストの計算を行い,このスケーリングの挙動を様々な表面コード距離,ベル状態忠実度,ベルペア生成時間で解析する。
分散アーキテクチャは、すべてのシミュレーションで効果的にモノリシックなアーキテクチャに比べて、時空性能が最大で指数関数的なペナルティをもたらすことがわかった。
また,ネットワークが拡大するにつれて,このペナルティは,ベル状態の忠実度と生成速度に制約されたノイズ支配型と,格子-サージェリールーティングの混雑によってボトルネックとなる接続支配型という,2つの異なるスケーリング体制に現れることを示した。
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