論文の概要: Locus: A Framework for Exploring and Optimizing Point Addition Hardware for Zero-Knowledge Proofs

• arxiv url: http://arxiv.org/abs/2609.18846v1
• Date: Wed, 16 Sep 2026 15:53:09 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-09-20 08:55:53.875815
• Title: Locus: A Framework for Exploring and Optimizing Point Addition Hardware for Zero-Knowledge Proofs
• Title（参考訳）: Locus: ゼロ知識証明のための点加算ハードウェアの探索と最適化のためのフレームワーク
• Abstract要約: Locusはポイント追加ハードウェアの最適化と探索に特化したフレームワークである。 本研究はPADD設計の総合的な研究である。 12nmのテクノロジーノード上で、我々のフレームワークは2.71Times$Geomeanの高速化をもたらすPADD設計を生成する。
• 参考スコア（独自算出の注目度）: 9.468215440877538
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Zero-Knowledge Proofs (ZKPs) are critical for privacy-preserving and verifiable computation, but their cryptographic primitives impose high computational overheads. One such primitive is point addition (PADD) on elliptic curves. Several prior works have implemented PADDs in hardware, but only for a few specific elliptic curves and design points, leaving a large design space unexplored, and lacking systematic guidance on hardware design trade-offs. To address this gap, we present Locus, a framework dedicated to optimizing and exploring point addition hardware. Given the parameters of any elliptic curve in a supported equation form, Locus automatically generates ASIC and FPGA implementations of PADD, enabling systematic exploration of the PADD design space. Using Locus, we conduct the first comprehensive hardware-focused study of PADD designs, exploring trade-offs over 1,000 design points. On a 12nm technology node, our framework produces PADD designs that yield a $2.71\times$ geomean speedup and $3.11\times$ geomean area reduction compared to prior ASICs, $34.67\times$ geomean speedup over CPU, and $3.15\times$ geomean speedup on end-to-end proof generation when integrated into a prior ZKP accelerator at iso-area. Locus is available at https://github.com/cryptolets/cryptolets/tree/locus.
• Abstract（参考訳）: Zero-Knowledge Proofs (ZKP) は、プライバシ保護と検証可能な計算には重要であるが、暗号プリミティブは高い計算オーバーヘッドを課す。 そのようなプリミティブの1つは楕円曲線上の点加算 (PADD) である。 いくつかの先行研究ではPADDをハードウェアに実装しているが、特定の楕円曲線と設計点のみに限られており、大きな設計空間は未探索のままであり、ハードウェア設計のトレードオフに関する体系的なガイダンスが欠如している。 このギャップに対処するため、私たちはポイント加算ハードウェアの最適化と探索に特化したフレームワークであるLocusを紹介します。 支持方程式形式の楕円曲線のパラメータを考慮し、Locusは自動的にPADDのASICおよびFPGAの実装を生成し、PADD設計空間の体系的な探索を可能にする。 Locusを使ったPADD設計の総合的な研究を行い、1000以上の設計点のトレードオフを探求する。 12nmのテクノロジーノード上で、我々のフレームワークは、従来のASICと比較して2.71-times$Geomeanの高速化と3.11-times$Geomeanの面積削減、34.67-times$GeomeanのCPU上でのGeomeanのスピードアップ、3.15-times$Geomeanの高速化をもたらすPADD設計を生成する。 Locusはhttps://github.com/cryptolets/cryptolets/tree/locusで入手できる。

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