論文の概要: Massively Parallel Reinforcement Learning with a Chaotic Reconfigurable Clockless Chip
- arxiv url: http://arxiv.org/abs/2609.36347v1
- Date: Mon, 28 Sep 2026 22:31:46 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-09-30 21:28:47.044072
- Title: Massively Parallel Reinforcement Learning with a Chaotic Reconfigurable Clockless Chip
- Title（参考訳）: カオス再構成可能なクロックレスチップによる大規模並列強化学習
- Abstract要約: 物理力学系に基づくハードウェアアクセラレータは、エネルギー効率の高い強化学習アプリケーションへの魅力的な経路を提供する。
クロックレス再構成可能なチップ上に実装された非同期Booleanネットワークに基づく準アナログ決定アーキテクチャを提案する。
我々は,従来のハードウェア実装の規模を超える1024腕バンディット問題に対して,並列決定を実験的に実証した。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Hardware accelerators based on physical dynamical systems offer an attractive route toward energy-efficient reinforcement learning applications. However, their scalability is challenging because it requires many statistically independent entropy sources. Here, we introduce a quasi-analog decision-making architecture based on asynchronous Boolean networks (or lattices) implemented on a clockless reconfigurable chip. Each node in the network consists of a single logic element that acts as an autonomous entropy source. This architecture gives rise to distributed Boolean chaos, in which a spatially coupled network generates parallel streams of chaotic Boolean transitions with very low statistical dependence between nodes. We experimentally demonstrate parallel decision-making on a 1024-armed bandit problem, which is beyond the scale of previous hardware implementations, while significantly improving power-law scaling performance. Separately, we scale the proposed entropy source to 5120 parallel channels, yielding an aggregate sample generation rate of 2.14 TS/s. Our solution is implemented on a commercial reconfigurable CMOS chip and offers high integration density and ease of programmability. Our results pave the way for using distributed Boolean chaos as a valuable hardware substrate for large-scale reinforcement learning and for the development of fully integrated, high-throughput decision-making accelerators.
- Abstract（参考訳）: 物理力学系に基づくハードウェアアクセラレータは、エネルギー効率の高い強化学習アプリケーションへの魅力的な経路を提供する。
しかし、その拡張性は多くの統計的に独立したエントロピー源を必要とするため、困難である。
本稿では、クロックレス再構成可能なチップ上に実装された非同期ブールネットワーク(格子)に基づく準アナログ決定アーキテクチャを提案する。
ネットワークの各ノードは、自律的なエントロピー源として機能する単一の論理要素で構成されている。
このアーキテクチャは、空間的に結合されたネットワークが、ノード間の統計的依存性が極めて低いカオスブール遷移の並列ストリームを生成する、分散ブールカオスを引き起こす。
我々は,従来のハードウェア実装の規模を超える1024腕のバンディット問題に対して,並列決定を実験的に示すとともに,電力系統のスケーリング性能を著しく向上させる。
また,提案したエントロピー源を5120個の並列チャネルに拡張し,試料生成速度は2.14 TS/sとした。
我々のソリューションは、商用の再構成可能なCMOSチップ上に実装され、高い統合密度とプログラム容易性を提供する。
本研究は,大規模強化学習のためのハードウェア基板として,分散Booleanカオスを用いる方法と,完全に統合された高スループット意思決定アクセラレータの開発を目的としている。
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