論文の概要: SparseCraft: Agentic Hardware-Software Co-Optimization for Sparse Computing

• arxiv url: http://arxiv.org/abs/2610.05037v1
• Date: Sun, 04 Oct 2026 08:06:35 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-11 06:51:36.354725
• Title: SparseCraft: Agentic Hardware-Software Co-Optimization for Sparse Computing
• Title（参考訳）: SparseCraft: スパースコンピューティングのためのエージェントハードウェアとソフトウェアの共同最適化
• Abstract要約: 512倍の512ドルのGraphChallengeスパースDNN層では、ループは2.1倍のサイクル、9.8倍のオフチップトラフィック、22.8%の領域がブロックスパースGemminiベースラインよりも少ない。 レバーは3つの層にまたがる: 密集したEDP住民を維持するスケジュールは、トラフィックの9.8倍を除去し、ゼロゲートMACとゼロロースキップユニットは、モデルがチゼルで記述したエネルギーをカットし、記憶領域を縮小する。
• 参考スコア（独自算出の注目度）: 0.3199881502576702
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Sparse-accelerator design spaces are usually searched against analytical models, so a design point is admitted on what a model predicts rather than on what the hardware does. SparseCraft closes that gap with a language model inside a closed CHIA loop. In each of 15 iterations the model reads the measured outcome of the previous one and edits the Chisel RTL, the memory configuration and the sparse-kernel schedule of a Gemmini accelerator through MCP tool servers, and no candidate counts until it has been checked for legality, elaborated, simulated cycle-accurately, checked bit-for-bit on every output against a golden reference, and synthesised. The harness turns each measurement into the next work order, a diagnosed bottleneck with matching strategy guidance, the history of tried designs and a score of the model's own prediction, and a second model repairs changes that fail a gate. On a $512 \times 512$ GraphChallenge sparse-DNN layer the loop reaches 2.1x fewer cycles, 9.8x less off-chip traffic and 22.8% less area than the block-sparse Gemmini baseline, with 5.61x higher modelled perf/W and 11.8x lower EDP. The levers span three layers: a schedule that keeps the dense operand resident removes 9.8x of the traffic, a zero-gated MAC and a zero-row skip unit that the model wrote in Chisel cut energy, and resizing the memories cuts area.
• Abstract（参考訳）: スパース加速器の設計空間は、通常解析モデルに対して探索されるので、設計ポイントは、ハードウェアが何をするかではなく、モデルが何を予測するかで認められる。 SparseCraftは、閉じたCHIAループ内の言語モデルとのギャップを埋める。 15回のイテレーションで、モデルは前回の結果を読み取って、Chisel RTL、メモリ構成、MBPツールサーバを介してGemminiアクセラレータのスパースカーネルスケジュールを編集し、合法性を確認するまで候補数をカウントせず、サイクルを正確に精査し、サイクルを正確にシミュレートし、黄金の基準に対してビットのチェックを行い、合成する。 ハーネスは、各測定結果を次の作業順に転換し、一致する戦略ガイダンスと診断されたボトルネック、試行された設計の歴史、モデル自身の予測のスコア、ゲートを失敗する第2モデル修正を行う。 512 \times 512$ GraphChallenge sparse-DNNレイヤでは、ループは2.1倍、オフチップトラフィックは9.8倍、ブロックスパースGemminiベースラインよりも22.8%小さく、perf/Wが5.61倍、ECPが11.8倍である。 レバーは3つの層にまたがる: 密集したオペランドの居住者がトラフィックの9.8倍を除去するスケジュール、ゼロゲートMACとゼロロースキップユニット。

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