論文の概要: Efficient HQC Implementations on RISC-V: A Cross-Layer Design Space Exploration

• arxiv url: http://arxiv.org/abs/2610.06058v1
• Date: Mon, 05 Oct 2026 09:51:42 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-09 19:05:35.566373
• Title: Efficient HQC Implementations on RISC-V: A Cross-Layer Design Space Exploration
• Title（参考訳）: RISC-VにおけるHQCの効率的な実装 - クロス層設計空間探索
• Abstract要約: RISC-VをベースとしたHQCの総合的な探索を行った。 FPGA上の3つのHQCセキュリティレベルすべてで29,920の異なるアーキテクチャ構成を特徴付ける。 このフレームワークは最先端のRISC-VベースのHQC実装よりも優れており、17%低レイテンシで4.8倍低レイテンシで69.6倍低レイテンシで30%低レイテンシで69.6倍低レイテンシで動作している。
• 参考スコア（独自算出の注目度）: 1.8999296421549168
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: RISC-V-based hardware/software co-design has become an established methodology for implementing post-quantum cryptography (PQC) on embedded devices. Its software programmability, extensible instruction-set architecture, and optional dedicated accelerators create a broad design space that offers the flexibility required for crypto-agility and post-deployment updates. For HQC, a PQC key-encapsulation mechanism selected for standardization, several RISC-V-based implementations have already been published. However, these works explore only a small subset of this design space. We present, to the best of our knowledge, the most comprehensive exploration of RISC-V-based HQC. Our exploration is centered around a new, parametrizable architecture framework on which we characterize 29,920 distinct architectural configurations across all three HQC security levels on FPGA. The Pareto-optimal configurations from this framework outperform the state-of-the-art RISC-V-based HQC implementation, ranging from 4.8x lower LUT utilization at 17% lower latency to 69.6x lower latency at 30% lower LUT utilization, while also requiring up to 10.6x fewer block RAMs.
• Abstract（参考訳）: RISC-Vベースのハードウェア/ソフトウェアの共同設計は、組み込みデバイスにポスト量子暗号(PQC)を実装するための確立した方法論となっている。 そのソフトウェアプログラム性、拡張可能な命令セットアーキテクチャ、およびオプションの専用アクセラレータは、暗号処理やデプロイ後の更新に必要な柔軟性を提供する幅広い設計空間を創出する。 標準化のために選択されたPQCキーカプセル化機構であるHQCでは、RISC-Vベースの実装がすでにいくつか公開されている。 しかし、これらの研究は、このデザイン空間の小さな部分集合のみを探索する。 RISC-VをベースとしたHQCの包括的調査は,我々の知る限り,最も包括的なものである。 私たちの調査は、FPGA上の3つのHQCセキュリティレベルすべてにわたる29,920の異なるアーキテクチャ構成を特徴付ける、新しいパラメトリックなアーキテクチャフレームワークを中心にしています。 このフレームワークのPareto-Optimal構成は、最先端のRISC-VベースのHQC実装よりも優れており、17%低レイテンシで4.8倍低レイテンシで17%低レイテンシで69.6倍低レイテンシで30%低レイテンシで最大10.6倍のブロックRAMを必要とする。

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