論文の概要: Power, Performance, and Area of HPC-Based Malware Detectors: An FPGA and Open-PDK ASIC Study

• arxiv url: http://arxiv.org/abs/2610.12795v1
• Date: Thu, 08 Oct 2026 23:03:17 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-13 04:06:29.315085
• Title: Power, Performance, and Area of HPC-Based Malware Detectors: An FPGA and Open-PDK ASIC Study
• Title（参考訳）: HPCベースのマルウェア検知器のパワー, 性能, 面積:FPGAおよびオープンPDK ASICによる研究
• Abstract要約: ハードウェアマルウェア検出装置(HMD)は、ハードウェアパフォーマンスカウンタ(HPC)データに基づいて、プログラムを良質または悪質と分類する。 従来の研究では、アンサンブル分類器は検出基準において他の分類器よりも優れていることが示されている。 本稿では,複数の分類ファミリ,可変HPCセット,アンサンブル学習手法を含む包括的設計空間にまたがって,これらの課題に対処する。
• 参考スコア（独自算出の注目度）: 1.047867859066806
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Hardware malware detectors (HMDs) classify programs as benign or malicious based on hardware performance counter (HPC) data. Previous studies have shown that ensemble classifiers outperform other classifiers on detection metrics. However, the area, power, and timing costs of HMDs remain open questions. We address these questions across a comprehensive design space comprising multiple classifier families, variable HPC sets, and ensemble learning methods. We designed a pipeline to reconstruct selected trained models, generate synthesizable register-transfer-level (RTL) implementations, validate each design against a bit-accurate golden model, and evaluate the implementations. The results show that tree- and rule-based detectors achieve the highest detection performance with nearly an order of magnitude less area and several times lower energy than function-based classifiers. Reducing the number of HPC inputs to fit a processor's concurrent-counter limit preserves detection performance while substantially reducing area, power, and delay.
• Abstract（参考訳）: ハードウェアマルウェア検出装置(HMD)は、ハードウェアパフォーマンスカウンタ(HPC)データに基づいて、プログラムを良質または悪質と分類する。 従来の研究では、アンサンブル分類器は検出基準において他の分類器よりも優れていることが示されている。 しかし、HMDの面積、電力、タイミングのコストは未解決のままである。 本稿では,複数の分類ファミリ,可変HPCセット,アンサンブル学習手法を含む包括的設計空間にまたがって,これらの課題に対処する。 我々は、選択された訓練されたモデルを再構築し、合成可能なレジスタ-トランスファーレベル(RTL)の実装を生成し、各設計をビット精度の黄金モデルに対して検証し、実装を評価するパイプラインを設計した。 その結果, 木および規則に基づく検出器は, ほぼ一桁の面積と数倍のエネルギーで, 高い検出性能を達成できた。 プロセッサのコンカレントカウンタ制限に適合するHPC入力数の削減は、領域、電力、遅延を大幅に低減しつつ、検出性能を維持する。

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