論文の概要: Avoiding Defects within Heavy-Hexagon Architecture

• arxiv url: http://arxiv.org/abs/2610.14778v1
• Date: Sat, 10 Oct 2026 10:02:47 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-20 11:47:56.246014
• Title: Avoiding Defects within Heavy-Hexagon Architecture
• Title（参考訳）: ヘビーヘキサゴナルアーキテクチャにおける欠陥回避
• Abstract要約: 超伝導ハードウェアの欠陥はヘキサゴン格子の制約された接続の下でもうまく処理できる。 我々は、物理的欠陥を特定し、欠陥回避回路を実装することで、IBM量子ハードウェア上でこのアプローチを実験的に検証する。
• 参考スコア（独自算出の注目度）: 4.039245878626346
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: When implementing scalable fault-tolerant quantum computing using superconducting quantum processors, one of the critical challenges to overcome is the presence of defective qubits arising from fabrication and calibration imperfections. A defect on a specific qubit severely restricts the connectivity between adjacent qubits, disrupts stabilizer measurements, induces frequent detection events, and consequently inflates the logical error rate. To mitigate this issue, various strategies have been proposed, such as syndrome extraction circuits based on stabilizer folding and the construction of super-stabilizers via gauge operators. However, these methods have primarily been developed for architectures with relatively high connectivity of 3 to 4. Furthermore, experimental demonstrations showing an actual reduction in logical error rates in the presence of physical hardware defects have been lacking. In this work, we propose a defect-avoidance scheme tailored for the heavy-hexagon architecture, which features a lower connectivity of 2 to 3. While previous approaches required four measurement cycles to measure all gauge operators comprising a super-stabilizer, our proposed scheme completes all gauge measurements within only two cycles. We experimentally validate this approach on IBM quantum hardware by identifying physical defects and implementing the defect-avoidance circuits. As a result, avoiding the defect yields an approximately 10\% reduction in the logical error rate per cycle for both logical $X$ and $Z$ errors. These findings demonstrate that defects in superconducting hardware can be successfully handled even under the constrained connectivity of heavy-hexagon lattices, and that defect avoidance substantially reduces logical errors on real quantum hardware.
• Abstract（参考訳）: 超伝導量子プロセッサを用いたスケーラブルなフォールトトレラント量子コンピューティングの実装において、克服すべき重要な課題の1つは、製造とキャリブレーションの不完全性に起因する欠陥量子ビットの存在である。 特定の量子ビット上の欠陥は、隣接する量子ビット間の接続を厳しく制限し、安定化器の測定を妨害し、頻繁な検出イベントを誘導し、結果として論理誤差率を膨らませる。 この問題を緩和するために、安定化器の折り畳みに基づくシンドローム抽出回路やゲージ演算子による超安定化器の構築など、様々な手法が提案されている。 しかし、これらの手法は主に3から4の比較的高い接続性を持つアーキテクチャ向けに開発された。 さらに、物理ハードウェア欠陥の存在下での論理的誤り率の実際の低下を示す実験的なデモンストレーションが欠落している。 本研究では,重六角形アーキテクチャに適した欠陥回避方式を提案する。 従来の手法では、超安定化器を構成する全てのゲージ演算子を測定するために4つの測定サイクルが必要であったが、提案手法は2サイクル以内の全てのゲージ測定を完了した。 我々は、物理的欠陥を特定し、欠陥回避回路を実装することで、IBM量子ハードウェア上でこのアプローチを実験的に検証する。 その結果、欠陥を避けることで、論理的な$X$と$Z$のエラーに対して、サイクル当たりの論理的エラー率を約10倍削減できる。 これらの結果から, 超伝導ハードウェアの欠陥はヘキサゴン格子の拘束接続下であってもうまく処理でき, 欠陥回避は実際の量子ハードウェアの論理的誤差を大幅に低減させることがわかった。

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